JPH0766657B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0766657B2 JPH0766657B2 JP63115265A JP11526588A JPH0766657B2 JP H0766657 B2 JPH0766657 B2 JP H0766657B2 JP 63115265 A JP63115265 A JP 63115265A JP 11526588 A JP11526588 A JP 11526588A JP H0766657 B2 JPH0766657 B2 JP H0766657B2
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- JP
- Japan
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- bit line
- bit
- passing
- divided
- memory cell
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミツク型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。
に信号読み出し誤りの防止に関するものである。
第３図に従来のダイナミツク型半導体記憶装置のメモリ
セルアレイ構造の例を示す。メモリセルアレイは、図に
示すようにビツト線方向にCp点で二つに分割されてい
る。この分割された各々のセルアレイをサブアレイ（SU
A1,SUA2）と呼ぶ。各々のサブアレイ内に通過ビツト
（T.B）がワード線方向に交互に形成される。また１ビ
ツト線に対して、通過ビツト線はサブアレイごとに交互
に形成される。ここで通過ビツト線は、各サブアレイ内
で、ビツト線とメモリセルが接続されていないビツト線
を示している。また通過ビツト線と接続ビツト線は異な
る配線層で形成し、サブアレイ間（Ａ領域）で両者が接
続される。ここで接続ビツト線は通過ビツト線以外のビ
ツト線であり、本ビツト線（BL0,▲▼,BL1…）と
区別するため便宜上いうことにする。
セルアレイ構造の例を示す。メモリセルアレイは、図に
示すようにビツト線方向にCp点で二つに分割されてい
る。この分割された各々のセルアレイをサブアレイ（SU
A1,SUA2）と呼ぶ。各々のサブアレイ内に通過ビツト
（T.B）がワード線方向に交互に形成される。また１ビ
ツト線に対して、通過ビツト線はサブアレイごとに交互
に形成される。ここで通過ビツト線は、各サブアレイ内
で、ビツト線とメモリセルが接続されていないビツト線
を示している。また通過ビツト線と接続ビツト線は異な
る配線層で形成し、サブアレイ間（Ａ領域）で両者が接
続される。ここで接続ビツト線は通過ビツト線以外のビ
ツト線であり、本ビツト線（BL0,▲▼,BL1…）と
区別するため便宜上いうことにする。
また各ビツト線対（BL0,▲▼，…）には複数個の
メモリセル容量（Cs）７及びメモリセル容量７とビツト
線を接続するための、ゲートにワード線信号（WL0,WL1
…）を受けるトランスフアゲート（TG）６が接続されて
いる。また、各ビツト線にはレフアレンスレベル発生の
ためのダミーセル（DC）８及びこれとビツト線を接続す
るダミーワード線（DWL0,DWL1）が接続され、またワー
ド線が立ち上がつて、ビツト線対に信号電圧差が現われ
た後に、このビツト線電位をセンス増幅するためのセン
スアンプ（SA）２が接続されている。また、コラムアド
レスに従つて選択されたビツト線対をデータ入出力線対
（I/0,▲▼）に接続するトランスフアゲート
（Ｑ）３が設置されている。
メモリセル容量（Cs）７及びメモリセル容量７とビツト
線を接続するための、ゲートにワード線信号（WL0,WL1
…）を受けるトランスフアゲート（TG）６が接続されて
いる。また、各ビツト線にはレフアレンスレベル発生の
ためのダミーセル（DC）８及びこれとビツト線を接続す
るダミーワード線（DWL0,DWL1）が接続され、またワー
ド線が立ち上がつて、ビツト線対に信号電圧差が現われ
た後に、このビツト線電位をセンス増幅するためのセン
スアンプ（SA）２が接続されている。また、コラムアド
レスに従つて選択されたビツト線対をデータ入出力線対
（I/0,▲▼）に接続するトランスフアゲート
（Ｑ）３が設置されている。
その従来構造では通過ビツトと接続ビツトとは多層配線
されているため重複することもでき、サブアレイ内では
オープンビツト線構成とほぼ同じメモリセルピツチが実
現できセルアレイの高密度化が図れる。
されているため重複することもでき、サブアレイ内では
オープンビツト線構成とほぼ同じメモリセルピツチが実
現できセルアレイの高密度化が図れる。
次に動作について説明する。まずはじめに第４図に示す
ようなCp点で分割されたサブアレイ内のビツト線長をl/
2としたビツト線上の信号電圧を考える。各々セルプレ
ートあるいは基板を介して接地電位に対する接続ビツト
線及び通過ビツト線の容量をC0,C1、通過ビツト線を介
して隣接する同層上の接続ビツト線間の容量をC2、ビツ
ト線を介して隣接する同層上の通過ビツト線間の容量を
C3、ビツト線対間の容量をC4、隣接するビツト線対の接
続ビツト線と通過ビツト線間の容量をC5とする。またメ
モリセル容量及びダミーセル容量をCsとする。メモリセ
ルにはＨレベルではCsVcc、Ｌレベルでは０、ダミーセ
ルには1/2CsVccなる電荷が蓄えられているものとする。
ようなCp点で分割されたサブアレイ内のビツト線長をl/
2としたビツト線上の信号電圧を考える。各々セルプレ
ートあるいは基板を介して接地電位に対する接続ビツト
線及び通過ビツト線の容量をC0,C1、通過ビツト線を介
して隣接する同層上の接続ビツト線間の容量をC2、ビツ
ト線を介して隣接する同層上の通過ビツト線間の容量を
C3、ビツト線対間の容量をC4、隣接するビツト線対の接
続ビツト線と通過ビツト線間の容量をC5とする。またメ
モリセル容量及びダミーセル容量をCsとする。メモリセ
ルにはＨレベルではCsVcc、Ｌレベルでは０、ダミーセ
ルには1/2CsVccなる電荷が蓄えられているものとする。
ビツト線対BL1に接続されるメモリセルが選択された場
合を考える。BL1,▲▼は各々ΔVBL1,Δ▲
▼だけ変化をおこしたものとする。またBL1,▲
▼に隣接するビツト線対BL0,▲▼,BL2,▲
▼が各々ΔVBL0,ΔＶ▲▼，ΔVBL2,ΔＶ▲
▼だけ変化したとする。ここでビツト線BL1,▲▼
はVaなる電圧にプリチヤージされていたとする。ビット
線BL1,▲▼の電圧VBL1,V▲▼は である。これによりビツト線対BL1、▲▼のビツ
ト線電圧差は （４）式より “＋”はＨ読み出し時、“−”はＬ読み出し時。（５）
式の右辺第１項は本来のメモリセル容量Csによる読み出
し電圧差、第２項、第３項は隣接するビツト線対BL0、
▲▼、BL2、▲▼からの結合容量を介した
雑音成分である。
合を考える。BL1,▲▼は各々ΔVBL1,Δ▲
▼だけ変化をおこしたものとする。またBL1,▲
▼に隣接するビツト線対BL0,▲▼,BL2,▲
▼が各々ΔVBL0,ΔＶ▲▼，ΔVBL2,ΔＶ▲
▼だけ変化したとする。ここでビツト線BL1,▲▼
はVaなる電圧にプリチヤージされていたとする。ビット
線BL1,▲▼の電圧VBL1,V▲▼は である。これによりビツト線対BL1、▲▼のビツ
ト線電圧差は （４）式より “＋”はＨ読み出し時、“−”はＬ読み出し時。（５）
式の右辺第１項は本来のメモリセル容量Csによる読み出
し電圧差、第２項、第３項は隣接するビツト線対BL0、
▲▼、BL2、▲▼からの結合容量を介した
雑音成分である。
従来のダイナミツク型半導体記憶装置は以上のように構
成されているので、高集積化が進み、隣接ビツト線間容
量が増大するにつれて、隣接ビツト線対間での容量結合
雑音により読み出し電圧差が減少し、ソフトエラー率の
悪化、読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があつた。
成されているので、高集積化が進み、隣接ビツト線間容
量が増大するにつれて、隣接ビツト線対間での容量結合
雑音により読み出し電圧差が減少し、ソフトエラー率の
悪化、読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、ヒツト線間容量による隣接ビツト線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
たもので、ヒツト線間容量による隣接ビツト線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、メモリセルアレイの
各列を分割領域により複数領域に分割し、１列置きの分
割領域において接続ビット線と通過ビット線とを接続す
るとともに各ビット線対にこの交差部においてのみ交差
を有するようにし、残りの分割領域においては接続ビッ
ト線および通過ビット線を延在させるように配置したも
のである。
各列を分割領域により複数領域に分割し、１列置きの分
割領域において接続ビット線と通過ビット線とを接続す
るとともに各ビット線対にこの交差部においてのみ交差
を有するようにし、残りの分割領域においては接続ビッ
ト線および通過ビット線を延在させるように配置したも
のである。
〔作用〕 この発明における半導体記憶装置においては、１列置き
に分割領域において交差部が配置されており、残りの分
割領域の部分においては通過ビット線および接続ビット
線が延在しており、対をなすビット線の各々が隣接ビッ
ト線から受ける容量結合雑音をすべて等しくすることが
でき、応じて読出電圧低下をなくすることができる。ま
た交差部は１列置きの分割領域部分においてのみ配置さ
れており、余裕をもって交差部を配置することができ
る。
に分割領域において交差部が配置されており、残りの分
割領域の部分においては通過ビット線および接続ビット
線が延在しており、対をなすビット線の各々が隣接ビッ
ト線から受ける容量結合雑音をすべて等しくすることが
でき、応じて読出電圧低下をなくすることができる。ま
た交差部は１列置きの分割領域部分においてのみ配置さ
れており、余裕をもって交差部を配置することができ
る。
以下、この発明の一実施例による半導体記憶装置を第１
図に従つて説明する。
図に従つて説明する。
本実施例は図に示すように、各ビツト線対（BL0、▲
▼、BL1、…）は４等分の区分a,b,c,dに分かれ、ビ
ツト線対BL0、▲▼は分割箇所Cp1,Cp3で交差、ビ
ツト線対BL1,▲▼はCp2で交差、ビツト線対BL2、
▲▼はCp1,Cp3で交差、ビツト線対BL3、▲
▼はCp2で交差している。またビツト線対における接続
ビツト線（C.B）と通過ビツト線（T.B）の配置はビツト
線対BL0、▲▼およびBL2、▲▼においてa,
d区間では各ビツト線BL0、BL2は接続ビツト線（C.B）、
各ビツト線▲▼、▲▼は通過ビツト線（T.
B）、b,c区間では各ビツト線BL0、BL2は通過ビツト線
（T.B）、各ビツト線▲▼、▲▼は接続ビ
ツト線（C.B）となり、ビツト線対BL1、▲▼及び
BL3、▲▼において、a,b区間では各ビツト線B
L1、BL3は接続ビツト（C.B）、各ビツト線▲▼、
▲▼は通過ビツト（T.B）、c,d区間では各ビツト
線BL1、BL3は通過ビツト（T.B）、各ビツト線▲
▼、▲▼は接続ビツト線（C.B）となる。
▼、BL1、…）は４等分の区分a,b,c,dに分かれ、ビ
ツト線対BL0、▲▼は分割箇所Cp1,Cp3で交差、ビ
ツト線対BL1,▲▼はCp2で交差、ビツト線対BL2、
▲▼はCp1,Cp3で交差、ビツト線対BL3、▲
▼はCp2で交差している。またビツト線対における接続
ビツト線（C.B）と通過ビツト線（T.B）の配置はビツト
線対BL0、▲▼およびBL2、▲▼においてa,
d区間では各ビツト線BL0、BL2は接続ビツト線（C.B）、
各ビツト線▲▼、▲▼は通過ビツト線（T.
B）、b,c区間では各ビツト線BL0、BL2は通過ビツト線
（T.B）、各ビツト線▲▼、▲▼は接続ビ
ツト線（C.B）となり、ビツト線対BL1、▲▼及び
BL3、▲▼において、a,b区間では各ビツト線B
L1、BL3は接続ビツト（C.B）、各ビツト線▲▼、
▲▼は通過ビツト（T.B）、c,d区間では各ビツト
線BL1、BL3は通過ビツト（T.B）、各ビツト線▲
▼、▲▼は接続ビツト線（C.B）となる。
これより、各ビツト線対が隣接するビツト線対から受け
る容量結合雑音は、前述の従来例と同様に考えると以下
のようになる。
る容量結合雑音は、前述の従来例と同様に考えると以下
のようになる。
ビツト線BL1、▲▼が隣接ビツト線から受ける
容量結合雑音電圧変化成分ΔVBL1′、ΔＶ▲▼は であり、（６）式（７）式は全く等しい。
容量結合雑音電圧変化成分ΔVBL1′、ΔＶ▲▼は であり、（６）式（７）式は全く等しい。
ビツト線BL2、▲▼が隣接ビツト線から受ける
容量結合雑音電圧変化成分ΔVBL2、ΔＶ▲▼は であり、（８）式（９）式は全く等しい。
容量結合雑音電圧変化成分ΔVBL2、ΔＶ▲▼は であり、（８）式（９）式は全く等しい。
以下、同様に全ビツト線対について、各々対をなすビツ
ト線が、隣接ビツト線対から受ける容量結合ノイズは全
く等しいものとなる。
ト線が、隣接ビツト線対から受ける容量結合ノイズは全
く等しいものとなる。
このように、本実施例では、対をなすビツト線の各々が
信号読み出し時に隣接するビツト線対から受ける容量結
合雑音が全く等しくなつているので、この容量結合雑音
による読み出し電圧差の低下を全くなくすことができ、
読み出しマージンの拡大、ソフトエラー率の向上が達成
できる。
信号読み出し時に隣接するビツト線対から受ける容量結
合雑音が全く等しくなつているので、この容量結合雑音
による読み出し電圧差の低下を全くなくすことができ、
読み出しマージンの拡大、ソフトエラー率の向上が達成
できる。
第２図はこの発明の第２実施例を示す。本実施例が第１
図の実施例と異なるのは、ビツト線対を４区分に分け、
ビツト線対を交差させる場合を示したが、これを８区分
に分けていることである。この場合、第１の実施例と同
様に考えると、隣接ビツト線から受ける容量結合雑音に
よるビツト線対電圧差を打消すことができる。また12区
分、16区分…とその整数倍であつても同様にこの効果が
得られる。
図の実施例と異なるのは、ビツト線対を４区分に分け、
ビツト線対を交差させる場合を示したが、これを８区分
に分けていることである。この場合、第１の実施例と同
様に考えると、隣接ビツト線から受ける容量結合雑音に
よるビツト線対電圧差を打消すことができる。また12区
分、16区分…とその整数倍であつても同様にこの効果が
得られる。
以上のように、この発明に従えば、各ビット線対におい
て１列置きにメモリセルアレイ分割領域において接続ビ
ット線と通過ビット線とをビット線が交差するように相
互接続し、残りの分割領域における部分においては接続
ビット線および通過ビット線を延在させるように構成し
たため、交差部を余裕をもって配置することができると
ともに各ビット線の隣接ビット線からの容量結合雑音を
すべて阻止することができ、応じて読出電圧差の低下を
防止することができ、センスアンプの動作マージンの拡
大およびソフトエラー率の低減などを実現することがで
きる。
て１列置きにメモリセルアレイ分割領域において接続ビ
ット線と通過ビット線とをビット線が交差するように相
互接続し、残りの分割領域における部分においては接続
ビット線および通過ビット線を延在させるように構成し
たため、交差部を余裕をもって配置することができると
ともに各ビット線の隣接ビット線からの容量結合雑音を
すべて阻止することができ、応じて読出電圧差の低下を
防止することができ、センスアンプの動作マージンの拡
大およびソフトエラー率の低減などを実現することがで
きる。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は本発明の第二の実施例による半導体
記憶を示す構成図、第３図は従来の半導体記憶装置の構
成図、第４図は従来の半導体記憶装置の構成図である。 （１）はコラムデコーダ（CD）、（２）はセンスアンプ
（SA）、（３）はトランスフア・ゲートＱ、（４）は接
続ビツト線（CB）、（５）は通過ビツト線（TB）、
（６）はトランスフア・ゲートTG、（７）はメモリセル
容量（Cs）、（８）はダミーセル（DC）、（９）は接続
ビツト線容量（Co）、（10）は通過ビツト線容量
（C1）、（11）は隣接接続ビツト線容量（C2）、（12）
は隣接通過ビツト線容量（C3）、（13）はビツト線間容
量（C4）、BL0〜▲▼はビツト線、Cp1〜Cp3は分
割点、I/0▲▼は入出力線である。 なお、図中同一符号は同一または相当部分を示す。
す構成図、第２図は本発明の第二の実施例による半導体
記憶を示す構成図、第３図は従来の半導体記憶装置の構
成図、第４図は従来の半導体記憶装置の構成図である。 （１）はコラムデコーダ（CD）、（２）はセンスアンプ
（SA）、（３）はトランスフア・ゲートＱ、（４）は接
続ビツト線（CB）、（５）は通過ビツト線（TB）、
（６）はトランスフア・ゲートTG、（７）はメモリセル
容量（Cs）、（８）はダミーセル（DC）、（９）は接続
ビツト線容量（Co）、（10）は通過ビツト線容量
（C1）、（11）は隣接接続ビツト線容量（C2）、（12）
は隣接通過ビツト線容量（C3）、（13）はビツト線間容
量（C4）、BL0〜▲▼はビツト線、Cp1〜Cp3は分
割点、I/0▲▼は入出力線である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】行および列のマトリックス状に配列され、
各々が情報を記憶する複数のメモリセルを有しかつ行方
向に延在する複数の分割領域により列方向について複数
の領域に分割されるメモリセルアレイと、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数のビット線対とを備え、前記複数
のビット線対の各々が、メモリセルを接続する接続ビッ
ト線と、前記接続ビット線と異なる配線層で形成されか
つメモリセルが接続されない通過ビット線とを有し、か
つさらに前記複数のビット線対は、各分割領域において
１列置きに配置される交差部においてのみビット線が交
差するように接続ビット線と通過ビット線とが相互接続
されかつこの交差部に行方向および列方向それぞれに隣
接する分割領域の部分においては接続ビット線および通
過ビット線がともに延在して配置され、 各前記ビット線対に対応して配置され、各々が対応のビ
ット線対の電位差を検知し増幅するための複数のセンス
アンプとを備える、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115265A JPH0766657B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115265A JPH0766657B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01285091A JPH01285091A (ja) | 1989-11-16 |
| JPH0766657B2 true JPH0766657B2 (ja) | 1995-07-19 |
Family
ID=14658392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115265A Expired - Fee Related JPH0766657B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766657B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6327170B1 (en) * | 1999-09-28 | 2001-12-04 | Infineon Technologies Ag | Reducing impact of coupling noise in multi-level bitline architecture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251096A (ja) * | 1985-08-28 | 1987-03-05 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-05-11 JP JP63115265A patent/JPH0766657B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01285091A (ja) | 1989-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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