JPH0713850B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713850B2 JPH0713850B2 JP62069827A JP6982787A JPH0713850B2 JP H0713850 B2 JPH0713850 B2 JP H0713850B2 JP 62069827 A JP62069827 A JP 62069827A JP 6982787 A JP6982787 A JP 6982787A JP H0713850 B2 JPH0713850 B2 JP H0713850B2
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- Japan
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- bit
- memory device
- semiconductor memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。
に信号読み出し誤りの防止に関するものである。
第２図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。ビット線対BL,▲▼には複数個
のメモリセル（CS）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0,WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0,DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0,DWL1）が接続され、またワード線，ダミー
ワード線が立ち上って、ビット線対に信号電圧差が現わ
れた後に、このビット線電位をセンス増幅するためのセ
ンスアンプ（SA）が接続されている。また、コラムアド
レスに従って選択されたビット線対をデータ入力線対
（I/O,▲▼）に接続するトランスファゲート があり、このゲートにはコラムデコーダ１出力が入力さ
れる。
線対の構造を示す。ビット線対BL,▲▼には複数個
のメモリセル（CS）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0,WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0,DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0,DWL1）が接続され、またワード線，ダミー
ワード線が立ち上って、ビット線対に信号電圧差が現わ
れた後に、このビット線電位をセンス増幅するためのセ
ンスアンプ（SA）が接続されている。また、コラムアド
レスに従って選択されたビット線対をデータ入力線対
（I/O,▲▼）に接続するトランスファゲート があり、このゲートにはコラムデコーダ１出力が入力さ
れる。
次に、信号読み出し時に、各ビット線対上に現われる信
号電圧を考える。
号電圧を考える。
各ビット線は第３図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCSとする。
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCSとする。
メモリセルには、 “H"レベル:CSVCC（VCC書き込み） “L"レベル:0（0V書き込み） ダミーセルには、 （CSの容量に 書き込み等） なる電荷が蓄えられているものとする。
ビット線のプリチャージレベルをVCCとすると、例えば
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線 にダミーセルが接続された場合、ビット線 の電位VBL1,ΔＶ▲▼は、 但し、ΔＶ▲▼，ΔＶ▲▼,VBL1,VBL2は各
々、添字で示したビット線の電位変化である。
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線 にダミーセルが接続された場合、ビット線 の電位VBL1,ΔＶ▲▼は、 但し、ΔＶ▲▼，ΔＶ▲▼,VBL1,VBL2は各
々、添字で示したビット線の電位変化である。
式（１）〜（３）より、ビット線 は共にプリチャージレベルが等しいことを考え、式
（１）−（２），（１）−（３）の演算より、ビット線
対間の電圧差は次のようになる。
（１）−（２），（１）−（３）の演算より、ビット線
対間の電圧差は次のようになる。
“＋”は“H"読み出し字，“−”は“L"読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線 からの結合容量を介したノイズ成分である。
は隣接するビット線対のビット線 からの結合容量を介したノイズ成分である。
ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
以下の例は本発明者らの考案になる装置で、上記の装置
のもつ問題点を解消したもので、ビット線間容量による
隣接ビット線対間での雑音による読み出し電圧振幅の低
下を完全に零にすることができる半導体記憶装置を示す
ものである。
のもつ問題点を解消したもので、ビット線間容量による
隣接ビット線対間での雑音による読み出し電圧振幅の低
下を完全に零にすることができる半導体記憶装置を示す
ものである。
この例に係る半導体記憶装置では、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。
次に、この従来の改良例による半導体記憶装置を第４図
に従って説明する。
に従って説明する。
本改良例においては、図に示すように、各ビット線対 は、４等分の区分a,b,c,dに分かれ、これらの等分点C
P1,CP2,CP3で、以下のように交差している。
P1,CP2,CP3で、以下のように交差している。
即ち、ビット線対 から数えて、奇数番目のビット線対はCP2で交差し、偶
数番目のビット線対はCP1及びCP3で交差している。これ
により、各ビット線対が隣接するビット線対から受ける
容量結合ノイズは、前述の従来例と同様に考えると、以
下のようになる。
数番目のビット線対はCP1及びCP3で交差している。これ
により、各ビット線対が隣接するビット線対から受ける
容量結合ノイズは、前述の従来例と同様に考えると、以
下のようになる。
ビット線 が隣接ビット線対から受ける容量結合ノイズΔVBL1′，
ΔＶ▲▼′は、 であり、両者は全く等しい。
ΔＶ▲▼′は、 であり、両者は全く等しい。
ビット線 が、隣接ビット線対から受ける容量結合ノイズΔ
VBL2′，ΔＶ▲▼′は、 であり、両者は全く等しい。
VBL2′，ΔＶ▲▼′は、 であり、両者は全く等しい。
以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対 についても、 となり、両者は全く等しい。
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対 についても、 となり、両者は全く等しい。
このように、本改良例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
第５図は従来の第２の改良例を示す。本改良例が第４図
の改良例と異なるのは、奇数番目のビット線対 に、更に、ビット線端CP4で交差が追加されていること
である。本改良で設ける交差CP1,CP2,CP3はいずれも、
これらをビット線対について、完全な対称形でレイアウ
トすることは不可能である。第４図の改良例の場合、偶
数番目のビット線対 については、各々、交差が２ケ所あるので、ビット線対
全体については、バランスしたレイアウトが可能であ
る。例えば、ビット線をAl層、これと交差可能な配線層
をポリSi層とすると、 CP1では、BL1をAl, をポリSi,CP3では、BL1をポリSi, をAlとすればよく、これにより、ビット線対の浮遊容量
のアンバランスを避けることができる。第５図の改良例
は、これと同様の趣旨で、奇数番目のビット線対につい
てもバランスするように、ダミーの交差CP4を追加した
ものであり、これにより、全ビット線対について容量が
バランスした状態を実現できるものである。
の改良例と異なるのは、奇数番目のビット線対 に、更に、ビット線端CP4で交差が追加されていること
である。本改良で設ける交差CP1,CP2,CP3はいずれも、
これらをビット線対について、完全な対称形でレイアウ
トすることは不可能である。第４図の改良例の場合、偶
数番目のビット線対 については、各々、交差が２ケ所あるので、ビット線対
全体については、バランスしたレイアウトが可能であ
る。例えば、ビット線をAl層、これと交差可能な配線層
をポリSi層とすると、 CP1では、BL1をAl, をポリSi,CP3では、BL1をポリSi, をAlとすればよく、これにより、ビット線対の浮遊容量
のアンバランスを避けることができる。第５図の改良例
は、これと同様の趣旨で、奇数番目のビット線対につい
てもバランスするように、ダミーの交差CP4を追加した
ものであり、これにより、全ビット線対について容量が
バランスした状態を実現できるものである。
なお、上記改良例では、ビット線対を４区分に分け、適
当な場所で各々、交差させる場合を示したが、この区分
は、８区分,12区分等その整数倍であっても同様の効果
を奏する。第６図は８区分の場合の例を示し、これは、
第５図の形を２回繰り返した形であり、第５図の例と同
様の効果が得られることは明らかである。
当な場所で各々、交差させる場合を示したが、この区分
は、８区分,12区分等その整数倍であっても同様の効果
を奏する。第６図は８区分の場合の例を示し、これは、
第５図の形を２回繰り返した形であり、第５図の例と同
様の効果が得られることは明らかである。
次に、このような従来の改良例の問題点を述べる。
上記改良例のように、ビット線対に交差を含む場合に、
ダミーセル方式を適用する場合を考える。第７図は、第
５図の装置に従来のダミーセル方式を適用した場合の構
成図を示す。この図では、ワード線（WL0,WL0′,WL1,WL
1′，……）とビット線との交点○印はメモリセルが配
置されていることを示し、また、ダミーワード線（DW
L0,DWL1）とビット線との交点の○印はダミーセルが配
置されていることを示す。メモリセル配置は、図に示し
たように、例えば、ワード線WL0により選択されるメモ
リセルは、ビット線BL0,BL1,BL2,BL3,……に接続され、
ワード線WL0の隣りのワード線WL0′により選択されるメ
モリセルは、ビット線 に接続される等、交互に配置されている。これは、ダミ
ーセル配置についても同様で、例えば、ダミーワード線
DWL0により選択されるダミーセルは、ビット線BL0,BL1,
BL2,BL3,……に接続され、ダミーワード線DWL1により選
択されるダミーセルは、ビット線 に接続される。
ダミーセル方式を適用する場合を考える。第７図は、第
５図の装置に従来のダミーセル方式を適用した場合の構
成図を示す。この図では、ワード線（WL0,WL0′,WL1,WL
1′，……）とビット線との交点○印はメモリセルが配
置されていることを示し、また、ダミーワード線（DW
L0,DWL1）とビット線との交点の○印はダミーセルが配
置されていることを示す。メモリセル配置は、図に示し
たように、例えば、ワード線WL0により選択されるメモ
リセルは、ビット線BL0,BL1,BL2,BL3,……に接続され、
ワード線WL0の隣りのワード線WL0′により選択されるメ
モリセルは、ビット線 に接続される等、交互に配置されている。これは、ダミ
ーセル配置についても同様で、例えば、ダミーワード線
DWL0により選択されるダミーセルは、ビット線BL0,BL1,
BL2,BL3,……に接続され、ダミーワード線DWL1により選
択されるダミーセルは、ビット線 に接続される。
ダミーセルは、メモリセルが接続されるビット線とは反
対側のビット線（レファレンス側のビット線）に接続す
ることが必要であることを考えると、第７図の場合、 ブロックａ中のワード線、WL0,WL0′が選択された
場合、 WL0が選択された場合、DWL1を選択し、 WL0′が選択された場合、DWL0を選択すればよい。
対側のビット線（レファレンス側のビット線）に接続す
ることが必要であることを考えると、第７図の場合、 ブロックａ中のワード線、WL0,WL0′が選択された
場合、 WL0が選択された場合、DWL1を選択し、 WL0′が選択された場合、DWL0を選択すればよい。
ブロックｂ中のワード線、WL1,WL1′が選択された
場合、 DWL0,DWL1のいずれを選択しても必ず不適合となるビッ
ト線対が総数のうち半数だけ存在する。
場合、 DWL0,DWL1のいずれを選択しても必ず不適合となるビッ
ト線対が総数のうち半数だけ存在する。
ブロックｃ中のワード線、WL2,WL2′が選択された
場合、同様 WL2が選択された場合、DWL0を選択し、 WL2′が選択された場合、DWL1を選択すればよい。
場合、同様 WL2が選択された場合、DWL0を選択し、 WL2′が選択された場合、DWL1を選択すればよい。
ブロックｄ中のワード線、WL3,WL3′が選択された
場合、 と同様の状況となる。
場合、 と同様の状況となる。
このように、従来のダミーセル方式は、このようなビッ
ト線対に交差を含む場合には適用できない。
ト線対に交差を含む場合には適用できない。
従来の半導体記憶装置は以上のように構成されているの
で、ビット線対に交差を含む場合、通常のダミーセル方
式ではダミーセルがレファレンス側のビット線に接続さ
れないビット線対が現れ、その方式に適合しないという
問題点があった。
で、ビット線対に交差を含む場合、通常のダミーセル方
式ではダミーセルがレファレンス側のビット線に接続さ
れないビット線対が現れ、その方式に適合しないという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線対に交差を含む場合にも、ダミーセ
ル方式を適用できる半導体記憶装置を得ることを目的と
する。
たもので、ビット線対に交差を含む場合にも、ダミーセ
ル方式を適用できる半導体記憶装置を得ることを目的と
する。
この発明に係る半導体記憶装置は、メモリセルアレイを
ビット線対の交差によって複数のブロックに分解し、メ
モリセルを１つおきのビット線に接続しているブロック
と、メモリセルを２つおきの２本のビット線に接続して
いるブロックとが交互になるようにしたものである。
ビット線対の交差によって複数のブロックに分解し、メ
モリセルを１つおきのビット線に接続しているブロック
と、メモリセルを２つおきの２本のビット線に接続して
いるブロックとが交互になるようにしたものである。
この発明においては、メモリセルアレイがビット線対の
交差によって、メモリセルが１つおきのビット線に接続
されるブロックと、２つおきの２本のビット線に接続さ
れるブロックとに分割されることにより、ビット線対が
交差を含む場合にも通常のダミーセル方式を適用でき
る。
交差によって、メモリセルが１つおきのビット線に接続
されるブロックと、２つおきの２本のビット線に接続さ
れるブロックとに分割されることにより、ビット線対が
交差を含む場合にも通常のダミーセル方式を適用でき
る。
以下、この発明の実施例を述べる。
第１図に本発明の一実施例による半導体記憶装置を示
す。本実施例では、第７図に示す従来のものと比べて、
ブロックｂ及びｄでのメモリセルとビット線の接続の仕
方が異なっており、あるワード線に着目すると、 １）ブロックa,cでは、ビット線１本おきに交互にメモ
リセルが接続され、 ２）ブロックb,dでは、ビット線２本おきに交互に、し
かも各ビット線対に対しては片側のみに、メモリセルが
接続されている。
す。本実施例では、第７図に示す従来のものと比べて、
ブロックｂ及びｄでのメモリセルとビット線の接続の仕
方が異なっており、あるワード線に着目すると、 １）ブロックa,cでは、ビット線１本おきに交互にメモ
リセルが接続され、 ２）ブロックb,dでは、ビット線２本おきに交互に、し
かも各ビット線対に対しては片側のみに、メモリセルが
接続されている。
ここで上記１）,2）の接続のためのメモリセルのレイア
ウトは、共に同一設計基準の下で可能である。また、
２）のような配置にしても、メモリセル動作は、１）の
場合と全く同様に行なわれる。ブロックb,dでメモリセ
ルが接続されるビット線が従来例と異なっているが、こ
のようにしても、従来例の効果、即ち隣接ビット線対か
ら受けるカップリングノイズの相殺の効果は全く同様に
生ずる。
ウトは、共に同一設計基準の下で可能である。また、
２）のような配置にしても、メモリセル動作は、１）の
場合と全く同様に行なわれる。ブロックb,dでメモリセ
ルが接続されるビット線が従来例と異なっているが、こ
のようにしても、従来例の効果、即ち隣接ビット線対か
ら受けるカップリングノイズの相殺の効果は全く同様に
生ずる。
本実施例の場合、ダミーワード線の選択の仕方として
は、 ブロックａ中の WL0が選択された場合は、DWL1を WL0′が選択された場合は、DWL0を ブロックｂ中の WL1が選択された場合は、DWL1を WL1′が選択された場合は、DWL0を ブロックｃ中の WL2が選択された場合は、DWL0を WL2′が選択された場合は、DWL1を ブロックｃ中の WL3が選択された場合は、DWL0を WL3′が選択された場合は、DWL1を 選択すればよく、これによりダミーセルはどのブロック
中のワード線が選択された場合でも有効に働く。
は、 ブロックａ中の WL0が選択された場合は、DWL1を WL0′が選択された場合は、DWL0を ブロックｂ中の WL1が選択された場合は、DWL1を WL1′が選択された場合は、DWL0を ブロックｃ中の WL2が選択された場合は、DWL0を WL2′が選択された場合は、DWL1を ブロックｃ中の WL3が選択された場合は、DWL0を WL3′が選択された場合は、DWL1を 選択すればよく、これによりダミーセルはどのブロック
中のワード線が選択された場合でも有効に働く。
このように、本実施例によれば、ビット線対が交差を含
む場合にも、通常のダミーセル方式が適用できるメモリ
アレイが実現できる。
む場合にも、通常のダミーセル方式が適用できるメモリ
アレイが実現できる。
なお、以上の説明中で、ワード線WL0,WL0′はブロック
ａ中のワード線を代表して示したものであり、これはブ
ロックａ中の他のワード線についても全く同様であり、
他のブロックに関しても同様である。
ａ中のワード線を代表して示したものであり、これはブ
ロックａ中の他のワード線についても全く同様であり、
他のブロックに関しても同様である。
また、ダミーワード線の配置位置は、上記実施例の位置
に限らず、他の位置であってもよい。
に限らず、他の位置であってもよい。
また、上記実施例では第５図に示す従来の装置に適用し
た場合を示したが、本発明は、第４図，第６図等の他の
装置にも同様に適用が可能である。
た場合を示したが、本発明は、第４図，第６図等の他の
装置にも同様に適用が可能である。
さらに、ダミーセル方式は、上記実施例のようにメモリ
セルが接続されるビット線とは反対側のビット線にダミ
ーセルが作用する場合に限らず、同じ側のビット線に作
用させる場合（ダミーリバーサル方式等）であってもよ
く、本発明上を上記実施例と同様に適用できる。
セルが接続されるビット線とは反対側のビット線にダミ
ーセルが作用する場合に限らず、同じ側のビット線に作
用させる場合（ダミーリバーサル方式等）であってもよ
く、本発明上を上記実施例と同様に適用できる。
以上のように、この発明に係る半導体記憶装置によれ
ば、メモリセルアレイをビット線対の交差によって複数
のブロックに分割し、メモリセルを１つおきのビット線
に接続するブロックと、２つおきの２本のビット線に接
続するブロックとが交互になるようにしたので、ビット
線対が交差を含む場合にも通常のダミーセル方式を適用
できるメモリセルアレイを実現することができ、信頼性
の高いものが得られる効果がある。
ば、メモリセルアレイをビット線対の交差によって複数
のブロックに分割し、メモリセルを１つおきのビット線
に接続するブロックと、２つおきの２本のビット線に接
続するブロックとが交互になるようにしたので、ビット
線対が交差を含む場合にも通常のダミーセル方式を適用
できるメモリセルアレイを実現することができ、信頼性
の高いものが得られる効果がある。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は従来例の半導体記憶装置を示す構成
図、第３図は従来の半導体記憶装置のメモリセル容量を
説明するための図、第４図，第５図，第６図はそれぞれ
従来のビット線対交差を有する半導体記憶装置を示す構
成図、第７図は従来のビット線対交差を有する半導体記
憶装置にダミーセル方式を適用した場合の構成図であ
る。 WL0,WL1… ……ワード線、CS……メモリセル、SA……
センスアンプ、CP1,CP2,CP3……交差部分、CP4……ビッ
ト線端、a,b,c,d……ブロック。 なお図中同一符号は同一又は相当部分を示す。
構成図、第２図は従来例の半導体記憶装置を示す構成
図、第３図は従来の半導体記憶装置のメモリセル容量を
説明するための図、第４図，第５図，第６図はそれぞれ
従来のビット線対交差を有する半導体記憶装置を示す構
成図、第７図は従来のビット線対交差を有する半導体記
憶装置にダミーセル方式を適用した場合の構成図であ
る。 WL0,WL1… ……ワード線、CS……メモリセル、SA……
センスアンプ、CP1,CP2,CP3……交差部分、CP4……ビッ
ト線端、a,b,c,d……ブロック。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】複数のワード線，複数のビット線、及びこ
れらの交点に位置する複数のメモリセルからなるメモリ
セルアレイを有し、 上記ビット線２本が対をなし該ビット線対間の電圧差を
検出する１つのセンスアンプに入力される構成をもつ半
導体記憶装置において、 上記各ビット線対は１ケ所または複数箇所で交差部分を
もち、 上記メモリセルアレイは上記交差によって区切られた複
数のブロックに分割され、 上記複数のブロックは上記メモリセルが上記ワード線と
交差する上記ビット線のうちの１つおきのビット線に接
続されるブロックと、上記メモリセルが上記ワード線と
交差するビット線のうちの２つおきの隣り合う２本のビ
ット線に接続されるブロックとが交互に配置されてなる
ことを特徴とする半導体記憶装置。 - 【請求項２】各ビット線対を長さ方向に４等分したとき
の３つの等分点及びビット線端をCP1,CP2,CP3,CP4とし
たとき、上記ビット線対は等分点CP2及びビット線端CP4
で交差をもつものと等分点CP1及びCP3で交差をもつもの
とが交互に配置されていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069827A JPH0713850B2 (ja) | 1987-03-24 | 1987-03-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069827A JPH0713850B2 (ja) | 1987-03-24 | 1987-03-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237290A JPS63237290A (ja) | 1988-10-03 |
| JPH0713850B2 true JPH0713850B2 (ja) | 1995-02-15 |
Family
ID=13413983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069827A Expired - Fee Related JPH0713850B2 (ja) | 1987-03-24 | 1987-03-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713850B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271490A (ja) * | 1988-09-06 | 1990-03-12 | Oki Electric Ind Co Ltd | 半導体メモリ回路 |
| JP2839512B2 (ja) * | 1988-10-17 | 1998-12-16 | 株式会社東芝 | 半導体記憶装置 |
| JP6738711B2 (ja) | 2016-10-28 | 2020-08-12 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
-
1987
- 1987-03-24 JP JP62069827A patent/JPH0713850B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237290A (ja) | 1988-10-03 |
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