JPH0766662B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0766662B2 JPH0766662B2 JP1340230A JP34023089A JPH0766662B2 JP H0766662 B2 JPH0766662 B2 JP H0766662B2 JP 1340230 A JP1340230 A JP 1340230A JP 34023089 A JP34023089 A JP 34023089A JP H0766662 B2 JPH0766662 B2 JP H0766662B2
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はクランプ回路を設けることにより、ワード線
の電位上昇を制限した半導体記憶装置に関するものであ
る。
の電位上昇を制限した半導体記憶装置に関するものであ
る。
第６図は例えば特公昭63−33239号に開示された従来のD
RAMのクランプ回路周辺を示す回路構成図である。同図
に示すように、メモリ容量C1とNMOS選択トランジスタQ1
から成るメモリセル１が、ビット線BL及びワード線WLに
接続されている。ビット線BLはメモリセル１の選択トラ
ンジスタQ1のドレインに接続され、対応するビット線▲
▼と共にセンスアンプ２に接続される。センスアン
プ２は、ビット線BL,▲▼間の電位差を検出してＨ
レベル（電源電圧VCC）,Lレベル（接地レベル）に増幅
する。
RAMのクランプ回路周辺を示す回路構成図である。同図
に示すように、メモリ容量C1とNMOS選択トランジスタQ1
から成るメモリセル１が、ビット線BL及びワード線WLに
接続されている。ビット線BLはメモリセル１の選択トラ
ンジスタQ1のドレインに接続され、対応するビット線▲
▼と共にセンスアンプ２に接続される。センスアン
プ２は、ビット線BL,▲▼間の電位差を検出してＨ
レベル（電源電圧VCC）,Lレベル（接地レベル）に増幅
する。
各ワード線WLはメモリセル１の選択トランジスタQ1のゲ
ートに接地されている。デコーダ回路３により選択的に
NMOS選択トランジスタQ2がオンされることにより、ワー
ド線駆動線WDLにワード線WLが選択的に接続される。こ
のワード線駆動線WDLは、昇圧回路４に接続されてい
る。
ートに接地されている。デコーダ回路３により選択的に
NMOS選択トランジスタQ2がオンされることにより、ワー
ド線駆動線WDLにワード線WLが選択的に接続される。こ
のワード線駆動線WDLは、昇圧回路４に接続されてい
る。
昇圧回路４は、トランジスタT1,T2、２段のインバータI
1,I2及び容量C2により構成され、トランジスタT1,T2の
ゲートに所定のクロックφ1,φ２を与えることにより、
ワード線駆動線WDLに与える高圧信号RXを電源電圧VCC以
上に昇圧する。また、ワード線駆動線WDLにはクランプ
回路５が接続されている。クランプ回路５はドレインが
電源VCCに、ソース，ゲートがワード線駆動線WDLに接続
されたNMOSトランジスタQ3より構成される。
1,I2及び容量C2により構成され、トランジスタT1,T2の
ゲートに所定のクロックφ1,φ２を与えることにより、
ワード線駆動線WDLに与える高圧信号RXを電源電圧VCC以
上に昇圧する。また、ワード線駆動線WDLにはクランプ
回路５が接続されている。クランプ回路５はドレインが
電源VCCに、ソース，ゲートがワード線駆動線WDLに接続
されたNMOSトランジスタQ3より構成される。
第７図は第６図で示したDRAMの読出し動作を示す波形図
である。以下、同図を参照しつつ、その読出し動作を説
明する。まず、図示しないプリチャージ回路により、ビ
ット線対BL,▲▼の電位を1/2VCCレベルにプリチャ
ージする。そして、所定のクロックφ1,φ２をトランジ
スタT1,T2のゲートに与えることにより、昇圧回路４を
活性化させ、高圧信号RXをワード線駆動線WDLに印加す
る。
である。以下、同図を参照しつつ、その読出し動作を説
明する。まず、図示しないプリチャージ回路により、ビ
ット線対BL,▲▼の電位を1/2VCCレベルにプリチャ
ージする。そして、所定のクロックφ1,φ２をトランジ
スタT1,T2のゲートに与えることにより、昇圧回路４を
活性化させ、高圧信号RXをワード線駆動線WDLに印加す
る。
そして、デコーダ回路３により選択的にオンされたトラ
ンジスタQ2を介して１本のワード線WLにワード線駆動線
WDLの高圧信号RXを与えることにより、このワード線線W
Lにゲートが接続されたメモリセル１の選択トランジス
タQ1をオンさせる。すると、メモリセル１のＡ点の電位
に基づき、ビット線BL,▲▼間に電位差が生じ、こ
の電位差がセンスアンプ２によりH,Lレベルに増幅され
ることにより、読出しが行われる。
ンジスタQ2を介して１本のワード線WLにワード線駆動線
WDLの高圧信号RXを与えることにより、このワード線線W
Lにゲートが接続されたメモリセル１の選択トランジス
タQ1をオンさせる。すると、メモリセル１のＡ点の電位
に基づき、ビット線BL,▲▼間に電位差が生じ、こ
の電位差がセンスアンプ２によりH,Lレベルに増幅され
ることにより、読出しが行われる。
高圧信号RXは、信号RXがインバータI1,I2を介して得ら
れる遅延信号RX′の電位に基づく容量C2の容量結合によ
り得られており、電源レベルVCC以上に昇圧される。し
たがって、ワード線WLの電位は高く、選択トランジスタ
Q1は強くオンするため、メモリセル１のＡ点に蓄積され
ていた電位を、電位降下させることなく、ビット線BLに
伝達でき、センスアンプ１を安定に動作させることがで
きる。また、ソフトエラーに対しても強くなる。
れる遅延信号RX′の電位に基づく容量C2の容量結合によ
り得られており、電源レベルVCC以上に昇圧される。し
たがって、ワード線WLの電位は高く、選択トランジスタ
Q1は強くオンするため、メモリセル１のＡ点に蓄積され
ていた電位を、電位降下させることなく、ビット線BLに
伝達でき、センスアンプ１を安定に動作させることがで
きる。また、ソフトエラーに対しても強くなる。
高圧信号RXは、上記した効果を得るためには、電源電圧
VCCとメモリセル１中の選択トランジスタQ1の閾値電圧V
thとの和（VCC＋Vth）以上に昇圧するのが望ましい。
VCCとメモリセル１中の選択トランジスタQ1の閾値電圧V
thとの和（VCC＋Vth）以上に昇圧するのが望ましい。
しかしながら、高圧信号RXの必要以上の昇圧によりワー
ド線駆動線WDLの電位が必要以上に上昇すると、ワード
線駆動線WDLとワード線WLとの間に設けられた選択トラ
ンジスタQ2がデコーダ回路３によりオフ制御されていて
も（非選択状態）、この非選択の選択トランジスタQ2の
ソース，ドレイン間にリーク電流が流れて、非選択のワ
ード線WLの電位が上昇してしまい、この非選択ワード線
に接続された非選択のメモリセル１の選択トランジスタ
Q1が誤ってオンしてしまうという問題点があった。
ド線駆動線WDLの電位が必要以上に上昇すると、ワード
線駆動線WDLとワード線WLとの間に設けられた選択トラ
ンジスタQ2がデコーダ回路３によりオフ制御されていて
も（非選択状態）、この非選択の選択トランジスタQ2の
ソース，ドレイン間にリーク電流が流れて、非選択のワ
ード線WLの電位が上昇してしまい、この非選択ワード線
に接続された非選択のメモリセル１の選択トランジスタ
Q1が誤ってオンしてしまうという問題点があった。
また、昇圧回路４の内部は、通常、高圧信号RXより高電
圧になる箇所が存在しており、必要以上に高圧信号RXの
電位を高くすると、昇圧回路４の該高圧箇所と基板との
間にジャンクションブレークダウンが生じ、昇圧回路４
自体の機能を損ねてしまうため、DRAMの信頼性を低下さ
せてしまう問題があった。
圧になる箇所が存在しており、必要以上に高圧信号RXの
電位を高くすると、昇圧回路４の該高圧箇所と基板との
間にジャンクションブレークダウンが生じ、昇圧回路４
自体の機能を損ねてしまうため、DRAMの信頼性を低下さ
せてしまう問題があった。
上記した問題を回避するため、クランプ回路５が設けら
れており、このクランプ回路５により高圧信号RXが必要
以上に上昇しても、ワード線駆動線WDLの電位が（VCC＋
Vth3（トランジスタQ3の閾値電圧））以上に上昇するの
を制限している。
れており、このクランプ回路５により高圧信号RXが必要
以上に上昇しても、ワード線駆動線WDLの電位が（VCC＋
Vth3（トランジスタQ3の閾値電圧））以上に上昇するの
を制限している。
従来のDRAMは以上のように構成されており、クランプ回
路５によりワード線駆動線WDLの電位の上限値が抑えら
れていた。上記した構成は、メモリ容量が64K〜4Mビッ
ト程度のDRAMであれば、DRAM中の全ての回路を5V単一電
源VCCで動作させていたため問題なかった。
路５によりワード線駆動線WDLの電位の上限値が抑えら
れていた。上記した構成は、メモリ容量が64K〜4Mビッ
ト程度のDRAMであれば、DRAM中の全ての回路を5V単一電
源VCCで動作させていたため問題なかった。
しかしながら、近年さらに高集積化が進み、16MビットD
RAMのように、サブ・ミクロン・プロセス（トランジス
タ，配線等）を使用するようになってくると、外部電源
電圧VCC（5V）をそのまま用いては、微細化したデバイ
スの信頼性の点から問題があるため、電源電圧VCCを降
圧して用いることが必要となってきた。
RAMのように、サブ・ミクロン・プロセス（トランジス
タ，配線等）を使用するようになってくると、外部電源
電圧VCC（5V）をそのまま用いては、微細化したデバイ
スの信頼性の点から問題があるため、電源電圧VCCを降
圧して用いることが必要となってきた。
第８図及び第９図は上記した大容量のDRAMの外部電源電
圧VCCの降圧利用例を示した回路構成図である。第８図
に示すように、外部より得られる電源VCC（5V）は降圧
回路６により、3.3V程度の降圧電圧VD1に降圧され、降
圧電源線VDLを介してセンスアンプ等の内部回路７に与
えられる。また、ワード線駆動線WDLは、NMOS選択トラ
ンジスタQ4を介して外部の電源VCCに接続されており、
この選択トランジスタQ4のオン／オフは、制御回路８に
より制御される。なお、他の構成は、第６図と同様であ
る。また、その読出し動作もビット線BL,▲▼のＨ
レベルが降圧電圧VD1になり、高圧信号RXが（VCC−Vth4
（トランジスタQ4の閾値電圧））に置き代わる以外は第
６図の回路と同様である。また、第９図に示すように、
降圧回路９により電源VCCを降圧させた、4.4V程度の降
圧電圧VD2を、ワード線駆動線WDLに印加する構成も考え
られる。なお、他の構成は第８図と同様である。
圧VCCの降圧利用例を示した回路構成図である。第８図
に示すように、外部より得られる電源VCC（5V）は降圧
回路６により、3.3V程度の降圧電圧VD1に降圧され、降
圧電源線VDLを介してセンスアンプ等の内部回路７に与
えられる。また、ワード線駆動線WDLは、NMOS選択トラ
ンジスタQ4を介して外部の電源VCCに接続されており、
この選択トランジスタQ4のオン／オフは、制御回路８に
より制御される。なお、他の構成は、第６図と同様であ
る。また、その読出し動作もビット線BL,▲▼のＨ
レベルが降圧電圧VD1になり、高圧信号RXが（VCC−Vth4
（トランジスタQ4の閾値電圧））に置き代わる以外は第
６図の回路と同様である。また、第９図に示すように、
降圧回路９により電源VCCを降圧させた、4.4V程度の降
圧電圧VD2を、ワード線駆動線WDLに印加する構成も考え
られる。なお、他の構成は第８図と同様である。
このように、Ｈレベルを電源電圧VCC以下の降圧電圧VD1
にして動作させる構成のDRAMにおいては、ドレインを電
源電圧VCCに接続した第６図で示したような、従来のク
ランプ回路５は電位レベル逆転のため、全く意味をなさ
なくなるという問題点があった。
にして動作させる構成のDRAMにおいては、ドレインを電
源電圧VCCに接続した第６図で示したような、従来のク
ランプ回路５は電位レベル逆転のため、全く意味をなさ
なくなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、外部より得られる電源電圧を降圧して用いる
構成であっても正確にワード線駆動線をクランプするこ
とができる半導体記憶装置を得ることを目的とする。
たもので、外部より得られる電源電圧を降圧して用いる
構成であっても正確にワード線駆動線をクランプするこ
とができる半導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、少なくとも一方
が、メモリ容量と選択トランジスタから成るメモリセル
に接続された第１及び第２のビット線と、外部より得ら
れる電源電圧を降圧して、降圧電源線に所定の降圧電圧
を出力する降圧電圧付与手段と、前記第1,第２のビット
線及び前記降圧電源線に接続され、前記第1,第２のビッ
ト線間の電位差を増幅し、一方のビット線を接地レベ
ル、他方のビット線前記降圧電圧に増幅するセンスアン
プと、前記選択トランジスタのゲートに接続されたワー
ド線と、前記電源電圧を取込み、前記降圧電圧以上の所
定の電圧をワード線駆動線に付与するワード線駆動線電
圧付与手段と、前記ワード線を選択的に前記ワード線駆
動線に接続するデコーダと、前記降圧電源線と前記ワー
ド線駆動線との間に介挿され、前記ワード線駆動線の電
位を、前記降圧電源線の電位より少し高い所定電位に制
限するクランプ回路とを備えて構成されている。
が、メモリ容量と選択トランジスタから成るメモリセル
に接続された第１及び第２のビット線と、外部より得ら
れる電源電圧を降圧して、降圧電源線に所定の降圧電圧
を出力する降圧電圧付与手段と、前記第1,第２のビット
線及び前記降圧電源線に接続され、前記第1,第２のビッ
ト線間の電位差を増幅し、一方のビット線を接地レベ
ル、他方のビット線前記降圧電圧に増幅するセンスアン
プと、前記選択トランジスタのゲートに接続されたワー
ド線と、前記電源電圧を取込み、前記降圧電圧以上の所
定の電圧をワード線駆動線に付与するワード線駆動線電
圧付与手段と、前記ワード線を選択的に前記ワード線駆
動線に接続するデコーダと、前記降圧電源線と前記ワー
ド線駆動線との間に介挿され、前記ワード線駆動線の電
位を、前記降圧電源線の電位より少し高い所定電位に制
限するクランプ回路とを備えて構成されている。
この発明におけるクランプ回路は、降圧電源線とワード
線駆動線との間に介挿され、ワード線駆動線の電位を、
降圧電源線の電位より少し高い所定電位に制限するた
め、ワード線駆動線の電位が降圧電源線の電位を大きく
上回る電位になることはない。
線駆動線との間に介挿され、ワード線駆動線の電位を、
降圧電源線の電位より少し高い所定電位に制限するた
め、ワード線駆動線の電位が降圧電源線の電位を大きく
上回る電位になることはない。
第１図はこの発明の一実施例であるDRAMのクランプ回路
周辺を示す回路構成図である。同図に示すように、ドレ
インを、降圧回路６より降圧電圧VD1が出力される降圧
電源線VDLに接続し、ソース，ゲートをワード線駆動線W
DLに接続した、クランプ用NMOSトランジスタQ5を設けて
いる。他の構成は、第８図で示した従来例と同様であ
り、メモリセル，ビット線等の構成は、図示していない
が第６図で示した従来例と同様である。
周辺を示す回路構成図である。同図に示すように、ドレ
インを、降圧回路６より降圧電圧VD1が出力される降圧
電源線VDLに接続し、ソース，ゲートをワード線駆動線W
DLに接続した、クランプ用NMOSトランジスタQ5を設けて
いる。他の構成は、第８図で示した従来例と同様であ
り、メモリセル，ビット線等の構成は、図示していない
が第６図で示した従来例と同様である。
このように構成すると、ワード線駆動線WDLの上限を、
（VD1＋Vth5（トランジスタQ5の閾値電圧））以下に制
限することができる。つまり、センサアンプ等の内部回
路７が内部電源電圧として用いる、電源電圧VCCレベル
以下の降圧電圧VD1より少し高い電位に、ワード線駆動
線WDLの電位をクランプできる。
（VD1＋Vth5（トランジスタQ5の閾値電圧））以下に制
限することができる。つまり、センサアンプ等の内部回
路７が内部電源電圧として用いる、電源電圧VCCレベル
以下の降圧電圧VD1より少し高い電位に、ワード線駆動
線WDLの電位をクランプできる。
ところで、高集積化によるトランジスタサイズのサブミ
クロン化に伴い、メモリセル１の選択トランジスタQ1
（第６図参照）は、第２図に示すように、ナローチャネ
ル効果が生じるため、その閾値電圧Vth1は高くなる傾向
にある。なお、第２図において、l1がチャネル長1.2μ
ｍ、ドレイン，ソース間電圧5VのNMOSトランジスタの閾
値電圧、l2がチャネル長1.6μｍ、ドレイン，ソース間
電圧−5VのPMOSトランジスタの閾値電圧の変化を示して
いる。選択トランジスタQ1の閾値電圧Vth1が上昇する
と、相対的にトランジスタQ5によるクランプレベルが低
下してしまい不適切なクランプレベルとなってしまう。
クロン化に伴い、メモリセル１の選択トランジスタQ1
（第６図参照）は、第２図に示すように、ナローチャネ
ル効果が生じるため、その閾値電圧Vth1は高くなる傾向
にある。なお、第２図において、l1がチャネル長1.2μ
ｍ、ドレイン，ソース間電圧5VのNMOSトランジスタの閾
値電圧、l2がチャネル長1.6μｍ、ドレイン，ソース間
電圧−5VのPMOSトランジスタの閾値電圧の変化を示して
いる。選択トランジスタQ1の閾値電圧Vth1が上昇する
と、相対的にトランジスタQ5によるクランプレベルが低
下してしまい不適切なクランプレベルとなってしまう。
そこで、クランプ用トランジスタQ5を、メモリセル１の
選択トランジスタQ1と同程度のディメンジョン（少なく
ともゲート幅（厳密に言えばチャネル幅）が同程度）で
構成することにより、ナローチャネル効果によるメモリ
セル１の選択トランジスタQ1の閾値増加Vth1を考慮し
て、クランプレベルを常に、（VD1＋Vth1）近傍に設定
することができる。
選択トランジスタQ1と同程度のディメンジョン（少なく
ともゲート幅（厳密に言えばチャネル幅）が同程度）で
構成することにより、ナローチャネル効果によるメモリ
セル１の選択トランジスタQ1の閾値増加Vth1を考慮し
て、クランプレベルを常に、（VD1＋Vth1）近傍に設定
することができる。
なお、第３図に示すように、ワード線駆動線WDLの電位
を降圧回路９により電源電圧VCCより低い降圧電圧VD2を
与える構成のDRAMの場合も、第１図同様、ドレインを降
圧電源線VDLに接続し、ソース，ゲートをワード線駆動
線WDLに接続しクランプ用NMOSトランジスタQ6を設けれ
ばよい。なお、他の構成は第９図と同様である。
を降圧回路９により電源電圧VCCより低い降圧電圧VD2を
与える構成のDRAMの場合も、第１図同様、ドレインを降
圧電源線VDLに接続し、ソース，ゲートをワード線駆動
線WDLに接続しクランプ用NMOSトランジスタQ6を設けれ
ばよい。なお、他の構成は第９図と同様である。
このように構成すると、第４図に示すように、降圧回路
6,9の降圧特性l3が共に線形でなくても、ワード線駆動
線WDLの電位を正確に（VD1＋Vth6（トランジスタQ6の閾
値電圧））以下にクランプできる。
6,9の降圧特性l3が共に線形でなくても、ワード線駆動
線WDLの電位を正確に（VD1＋Vth6（トランジスタQ6の閾
値電圧））以下にクランプできる。
なお、クランプ用トランジスタQ5（Q6）のトランジスタ
サイズを、メモリセル１の選択トランジスタQ1に応じて
微細化すると、電流供給能力が低減することが考えられ
るため、第５図（ａ）に示すように、降圧電源線VDLと
ワード線駆動線WDLとの間に、クランプ用トランジスタQ
5を複数個並列に設けることも考えられる。
サイズを、メモリセル１の選択トランジスタQ1に応じて
微細化すると、電流供給能力が低減することが考えられ
るため、第５図（ａ）に示すように、降圧電源線VDLと
ワード線駆動線WDLとの間に、クランプ用トランジスタQ
5を複数個並列に設けることも考えられる。
また、クランプレベルに余裕をもたせるため、第５図
（ｂ）に示すように、降圧電源線VDLとワード線駆動線W
DLとの間に、クランプ用トランジスタQ5を複数個直列に
設けることも考えられる。さらには、第５図（ｃ）に示
すように、電荷供給能力の増加及びクランプレベルに余
裕をもたせるため、降圧電源線VDLとワード線駆動線WDL
との間に複数個並列に接続されたクランプ用トランジス
タQ5群と比較的電流供給能力が大きいクランプ用トラン
ジスタQ7とを直列に接続してもよい。
（ｂ）に示すように、降圧電源線VDLとワード線駆動線W
DLとの間に、クランプ用トランジスタQ5を複数個直列に
設けることも考えられる。さらには、第５図（ｃ）に示
すように、電荷供給能力の増加及びクランプレベルに余
裕をもたせるため、降圧電源線VDLとワード線駆動線WDL
との間に複数個並列に接続されたクランプ用トランジス
タQ5群と比較的電流供給能力が大きいクランプ用トラン
ジスタQ7とを直列に接続してもよい。
以上説明したように、この発明によれば、降圧電源線と
ワード線駆動線との間に介挿されたクランプ回路によ
り、ワード線駆動線の電位を、降圧電源線の電位より少
し高い所定電位に制限するため、ワード線駆動線の電位
が降圧電源線の電位を大きく上回る電位になることはな
い。したがって、外部より得られる電源電圧を降圧して
利用する構成であっても、正確にワード線駆動線をクラ
ンプすることができる。
ワード線駆動線との間に介挿されたクランプ回路によ
り、ワード線駆動線の電位を、降圧電源線の電位より少
し高い所定電位に制限するため、ワード線駆動線の電位
が降圧電源線の電位を大きく上回る電位になることはな
い。したがって、外部より得られる電源電圧を降圧して
利用する構成であっても、正確にワード線駆動線をクラ
ンプすることができる。
第１図はこの発明の一実施例であるDRAMのクランプ回路
周辺を示す回路構成図、第２図はトランジスタのナロー
チャネル効果を示したグラフ、第３図はこの発明の他の
実施例であるDRAMのクランプ回路周辺を示す回路構成
図、第４図は降圧回路の降圧特性を示したグラフ、第５
図はこの発明の他の実施例であるDRAMのクランプ回路周
辺を示す回路構成図、第６図は従来のDRAMのクランプ回
路周辺を示す回路構成図、第７図は従来のDRAMの読出し
動作を示した波形図、第８図及び第９図は降圧回路を有
するDRAMを示した回路構成図である。 図において、３はデコーダ回路、６は降圧回路、７は内
部回路、Q5,Q6およびQ7はクランプ用NMOSトランジス
タ、WLはヲード線、VDLは降圧電源線、WDLはワード線駆
動線である。 なお、各図中同一符号は同一または相当部分を示す。
周辺を示す回路構成図、第２図はトランジスタのナロー
チャネル効果を示したグラフ、第３図はこの発明の他の
実施例であるDRAMのクランプ回路周辺を示す回路構成
図、第４図は降圧回路の降圧特性を示したグラフ、第５
図はこの発明の他の実施例であるDRAMのクランプ回路周
辺を示す回路構成図、第６図は従来のDRAMのクランプ回
路周辺を示す回路構成図、第７図は従来のDRAMの読出し
動作を示した波形図、第８図及び第９図は降圧回路を有
するDRAMを示した回路構成図である。 図において、３はデコーダ回路、６は降圧回路、７は内
部回路、Q5,Q6およびQ7はクランプ用NMOSトランジス
タ、WLはヲード線、VDLは降圧電源線、WDLはワード線駆
動線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】少なくとも一方が、メモリ容量と選択トラ
ンジスタから成るメモリセルに接続された第１及び第２
のビット線と、 外部より得られる電源電圧を降圧して、降圧電源線に所
定の降圧電圧を出力する降圧電圧付与手段と、 前記第1,第２のビット線及び前記降圧電源線に接続さ
れ、前記第1,第２のビット線間の電位差を増幅し、一方
のビット線を接地レベル、他方のビット線を前記降圧電
圧に増幅するセンスアンプと、 前記選択トランジスタのゲートに接続されたワード線
と、 前記電源電圧を取込み、前記降圧電圧以上の所定の電圧
をワード線駆動線に付与するワード線駆動線電圧付与手
段と、 前記ワード線を選択的に前記ワード線駆動線に接続する
デコーダと、 前記降圧電源線と前記ワード線駆動線との間に介挿さ
れ、前記ワード線駆動線の電位を、前記降圧電源線の電
位より少し高い所定電位に制限するクランプ回路とを備
えた半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340230A JPH0766662B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
| KR1019900017890A KR940006363B1 (ko) | 1989-12-28 | 1990-11-06 | 반도체 집적 회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340230A JPH0766662B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203093A JPH03203093A (ja) | 1991-09-04 |
| JPH0766662B2 true JPH0766662B2 (ja) | 1995-07-19 |
Family
ID=18334944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340230A Expired - Fee Related JPH0766662B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0766662B2 (ja) |
| KR (1) | KR940006363B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376871B1 (ko) * | 2000-11-28 | 2003-03-19 | 주식회사 하이닉스반도체 | 파워 업 신호 발생기 |
| KR100396793B1 (ko) * | 2001-06-30 | 2003-09-02 | 주식회사 하이닉스반도체 | 파워 온 리셋회로 |
-
1989
- 1989-12-28 JP JP1340230A patent/JPH0766662B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-06 KR KR1019900017890A patent/KR940006363B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940006363B1 (ko) | 1994-07-18 |
| KR910013276A (ko) | 1991-08-08 |
| JPH03203093A (ja) | 1991-09-04 |
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