JPH0766679B2 - デ−タ出力回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ROMなどの記憶素子からのデータを取り出
すデータ出力回路に関する。

〔従来の技術〕

従来、記憶装置におけるデータ出力回路は、第２図に示
すように、ROM2のビット線４にNOR回路６を接続し、NOR
回路６の出力をトランジスミッションゲートを通過さ
せ、すなわち、インバータ８の反転の後、クロックパル
スφまた反転クロックパルスに応じて信号の通過を許
可するアナログスイッチ９を通してデータバス10にデー
タ出力▲▼を発生する。

〔発明が解決しようとする問題点〕

このようなデータ出力回路では、通常、ビット線４を引
き回しているため、全部のビット線４が低（Ｌ）レベル
に移行する場合に、浮遊容量およびトランジスタの抵抗
などによって相当な時間を要することが知られ、これが
データ出力の遅延化の原因になっている。

そこで、この発明は、データ出力の迅速化を図ったもの
である。

〔問題点を解決するための手段〕

この発明のデータ出力回路は、第１図に例示するよう
に、記憶手段から読み出されたデータを取り出すビット
線（４）の複数が低レベルに移行したとき、データを伝
送するデータバス（10）に対して前記低レベルへの移行
を表すデータ出力を送出するデータ出力回路であって、
ゲートにクロックパルスを受けてスイッチングする第１
のトランジスタ（24）とともに、低レベルへの移行を検
出すべき前記ビット線に個別にゲートが接続された複数
の第２のトランジスタ（16、18、20、22）の直列回路を
備え、この直列回路を前記第１のトランジスタに直列に
接続することにより、前記第１のトランジスタ及び前記
第２のトランジスタのスイッチングによってデータ出力
を取り出す第１のスイッチング回路と、この第１のスイ
ッチング回路を通して前記データ出力がゲートに加えら
れるとともに、前記第２のトランジスタのゲート接地点
との間に接続された複数の第３のトランジスタ（28、3
0、32、34）からなる第２のスイッチング回路（26）
と、この第２のスイッチング回路と接地点との間に直列
に接続されてゲートに前記クロックパルスを受けてスイ
ッチングする第４のトランジスタ（36）と、この第４の
トランジスタと前記第１のスイッチング回路との接続点
から前記データ出力をゲートに受ける第５のトランジス
タ（38）と電源との間に接続されてゲートに前記クロッ
クパルスと逆相関係にあるクロックパルスを受けてスイ
ッチングする第６のトランジスタ（40）を備え、これら
第５のトランジスタと第６のトランジスタの接続点から
前記データ出力と逆相関係を持つデータ出力を取り出す
出力部とを備えたことを特徴とするものである。

〔作 用〕

このようにすると、ビット線４の複数のレベルが低レベ
ルに移行し始めた場合に出力されるデータ出力DBのレベ
ルが特定レベルに移行し始めたことを検出し、その場合
に、ビット線４の全レベルをスイッチング回路26を通し
て可及的速やかにＬレベルに移行させることができるの
である。

〔実 施 例〕

第１図は、この発明のデータ出力回路の実施例を示す。

記憶素子としてたとえば、ROM2から読み出されたデータ
は、ビット線４を介してデータ出力回路12に加えられ
る。

データ出力回路12には、ビット線４のそれぞれに対応し
ｐチャネル型の第２のトランジスタ16及びトランジスタ
18、20、22が設置されて、各トランジスタ16〜22は直列
回路を成し、その直列回路のトランジスタ16側に第１の
トランジスタ24が直列に接続されている。トランジスタ
24は、ソースを電源に接続し、そのゲートにクロックパ
ルスが加えられている。即ち、トランジスタ24と直列
回路を構成するトランジスタ16、18、20、22は第１のス
イッチング回路を構成している。したがって、トランジ
スタ24はクロックパルスによって導通、遮断を繰り返
し、ビット線４からのデータ出力DBは、クロックパルス
に同期してトランジスタ22のドレイン側に設定された
データ出力点から出力される。

そして、このデータ出力点には、各ビット線４の全部が
Ｌレベルに移行し始め、データ出力DBのレベルが特定の
レベルに移行し始めた場合に、ビット線４の全部のレベ
ルをより低いレベルに移行させるための第２のスイッチ
ング回路26が設置されている。スイッチング回路26は、
ｎチャネル型の第３のトランジスタ28、30、32、34を並
列化したものであり、各トランジスタ28〜34のソース側
を接地するとともに、各ゲートを共通化し、そのゲート
にデータ出力DBを加えている。すなわち、各トランジス
タ28〜34は、ビット線４の全部がＬレベルに移行し始め
た際に、データ出力DBのレベルが各トランジスタ28〜34
のスレッショルド電圧V_THを越えた場合に導通し、その
導通によってビット線４がＬレベルに移行する過程で、
より低い特定のレベルとしてたとえば、接地レベルに速
やかに移行させるものである。

そして、データ出力DBは、ゲートに加えられたクロック
パルスによって導通、遮断を繰り返すｎチャネル型の
第４のトランジスタ36を通して第５のトランジスタ38の
ゲートに加えられる。トランジスタ38と、ゲートにクロ
ックパルスφが加えられスイッチングする第６のトラン
ジスタ40とは、直列に接続されてクロックゲート（イン
バータ）からなる出力部を構成しており、データ出力DB
の反転データ出力▲▼がクロックパルスφに同期し
て取り出され、データバス10に出力される。

このように、ROM2のデータ出力回路12において、ビット
線４の全部のレベルがＬレベルに移行するとき、データ
出力部とビット線４との間に設置されて帰還回路を成す
スイッチング回路26によって、データ出力DBのレベルが
トランジスタ28〜34のスレッショルド電圧V_THを越えた
とき、トランジスタ28〜34の導通によって、ビット線４
の全部を可及的速やかに接地レベルに移行させることが
できるのである。

〔発明の効果〕

以上説明したように、この発明によれば、ビット線の複
数のレベルがＬレベルに移行するとき、データ出力のそ
のレベルに応じて該ビット線の全レベルを可及的速やか
にＬレベルに移行させ、それを表わすデータ出力を取り
出すことができるので、簡単な回路構成でデータ出力の
速度を速めることができ、処理速度の迅速化を図ること
ができる。

【図面の簡単な説明】

第１図はこの発明のデータ出力回路の実施例を示す回路
図、第２図は従来のデータ出力回路を示す図である。 ４……ビット線 10……データバス 12……データ出力回路 16、18、20、22……第２のトランジスタ（第１のスイッ
チング回路） 24……第１のトランジスタ（第１のスイッチング回路） 26……第２のスイッチング回路 28、30、32、34……第３のトランジスタ 36……第４のトランジスタ 38……第５のトランジスタ 40……第６のトランジスタ DB……データ出力 ▲▼……データ出力

Claims (1)

【特許請求の範囲】
1. 【請求項１】記憶手段から読み出されたデータを取り出
   すビット線の複数が低レベルに移行したとき、データを
   伝送するデータバスに対して前記低レベルへの移行を表
   すデータ出力を送出するデータ出力回路であって、 ゲートにクロックパルスを受けてスイッチングする第１
   のトランジスタとともに、低レベルへの移行を検出すべ
   き前記ビット線に個別にゲートが接続された複数の第２
   のトランジスタの直列回路を備え、この直列回路を前記
   第１のトランジスタに直列に接続することにより、前記
   第１のトランジスタ及び前記第２のトランジスタのスイ
   ッチングによってデータ出力を取り出す第１のスイッチ
   ング回路と、 この第１のスイッチング回路を通して前記データ出力が
   ゲートに加えられるとともに、前記第２のトランジスタ
   のゲートと接地点との間に接続された複数の第３のトラ
   ンジスタからなる第２のスイッチング回路と、 この第２のスイッチング回路と接地点との間に直列に接
   続されてゲートに前記クロックパルスを受けてスイッチ
   ングする第４のトランジスタと、 この第４のトランジスタと前記第１のスイッチング回路
   との接続点から前記データ出力をゲートに受ける第５の
   トランジスタと電源との間に接続されてゲートに前記ク
   ロックパルスと逆相関係にあるクロックパルスを受けて
   スイッチングする第６のトランジスタを備え、これら第
   ５のトランジスタと第６のトランジスタの接続点から前
   記データ出力と逆相関係を持つデータ出力を取り出す出
   力部と、 を備えたことを特徴とするデータ出力回路。