JPS5914832B2 - 電圧センス回路 - Google Patents
電圧センス回路Info
- Publication number
- JPS5914832B2 JPS5914832B2 JP52146775A JP14677577A JPS5914832B2 JP S5914832 B2 JPS5914832 B2 JP S5914832B2 JP 52146775 A JP52146775 A JP 52146775A JP 14677577 A JP14677577 A JP 14677577A JP S5914832 B2 JPS5914832 B2 JP S5914832B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter
- output
- transistor
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置（マスクＲＯＭ、ＰＲＯＭ等）
の電圧センス回路に関するものである。
の電圧センス回路に関するものである。
第１図はマスクＲＯＭ（ＲｏａｄＯｎｌｙＭｅｍｏｒｙ
）に使用される半導体記憶装置の基本的構成例で、１６
にビットの記憶装置の場合を示している。即ち行デコー
ダ１はＡ０〜Ａ６の７本のアドレス線で記憶セルアレイ
２の１２８本の入力線（行選択線）のうちの１本を選択
する。セルアレイ２は１６本の出力線を１ブロックとし
てこれが８ブロックで、合計１２８本の出力線を有する
。列セレクタ３はＡ７〜Ａｌｏの４本の選択線で上記各
ブロックの出力線（１６本）のうちのそれぞれ１本ずつ
選択可能である。電圧センス回路４は上記各ブロック毎
に出力線の論理和をとり、これら各ブ頭ノク毎に得られ
る出力データの論理レベルを検出して８ビットのデータ
とし、この８ビットデータを出力バッファ回路５を介し
て出力するものである。５ 上記電圧センス回路４は、
第２図に示される如く列セレクタからの１６本の出力線
Ｌ１〜ＬＩＯをノア回路１１の入力としたもので、電圧
センス回路４には第２図のような回路が８個設けられる
。
）に使用される半導体記憶装置の基本的構成例で、１６
にビットの記憶装置の場合を示している。即ち行デコー
ダ１はＡ０〜Ａ６の７本のアドレス線で記憶セルアレイ
２の１２８本の入力線（行選択線）のうちの１本を選択
する。セルアレイ２は１６本の出力線を１ブロックとし
てこれが８ブロックで、合計１２８本の出力線を有する
。列セレクタ３はＡ７〜Ａｌｏの４本の選択線で上記各
ブロックの出力線（１６本）のうちのそれぞれ１本ずつ
選択可能である。電圧センス回路４は上記各ブロック毎
に出力線の論理和をとり、これら各ブ頭ノク毎に得られ
る出力データの論理レベルを検出して８ビットのデータ
とし、この８ビットデータを出力バッファ回路５を介し
て出力するものである。５ 上記電圧センス回路４は、
第２図に示される如く列セレクタからの１６本の出力線
Ｌ１〜ＬＩＯをノア回路１１の入力としたもので、電圧
センス回路４には第２図のような回路が８個設けられる
。
第３図は第２図の回路をＭＯＳトランジスタで実１０現
したもので、デプレツシヨン型負荷ＭＯＳトランジスタ
１２を共通としてこれに駆動用ＭＯＳトランジスタ１３
１〜１３１６の並列回路が接続される。このトランジス
タ１３１〜１３１６のゲート入力は上記出力線Ｌ１〜Ｌ
１６である。１５第４図は第１図の構成を更に具体的に
示したもので、ここでは出力線（デジット線）Ｌ、につ
いてのみ示してある。
したもので、デプレツシヨン型負荷ＭＯＳトランジスタ
１２を共通としてこれに駆動用ＭＯＳトランジスタ１３
１〜１３１６の並列回路が接続される。このトランジス
タ１３１〜１３１６のゲート入力は上記出力線Ｌ１〜Ｌ
１６である。１５第４図は第１図の構成を更に具体的に
示したもので、ここでは出力線（デジット線）Ｌ、につ
いてのみ示してある。
電源ＶＤＤとアース間に直列接続される負荷トランジス
タ１２と駆動用トランジスタ１３１はインバータ１４を
形成し、同じく２０電源ＶＤＤとアース間に直列接続さ
れるデプレツシヨン型負荷ＭＯＳトランジスタ１６と駆
動用ＭＯＳトランジスタ（エンハンスメント型）１７は
インバータ１５を形成し、このインバータ１５は、駆動
用トランジスタＩＴのゲートにインバータ２５１４の出
力が供給されて該出力を反転する。インバータ１４の、
駆動用トランジスタ１３１のゲートに接続される出力線
Ｌｉと電源ＶＤＤ間にはＲＯＭ負荷となるデプレツシヨ
ン型トランジスタ１８が接続され、出力線Ｌｉには更に
エンハンス３０ メント型ＭＯＳトランジスタ１９のよ
うな記憶セルが複数接続されている。セル１９のゲート
に接続されているのは行選択線ｔｉである。ところで、
第４図の回路において出力線Ｌｉに読み出されたデータ
を、センス回路４のインバー３５夕１４が検知するのは
、出力線Ｌｉのレベル変化がインバータ１４の回路スレ
ツシユホールド電圧を越えた時点である。
タ１２と駆動用トランジスタ１３１はインバータ１４を
形成し、同じく２０電源ＶＤＤとアース間に直列接続さ
れるデプレツシヨン型負荷ＭＯＳトランジスタ１６と駆
動用ＭＯＳトランジスタ（エンハンスメント型）１７は
インバータ１５を形成し、このインバータ１５は、駆動
用トランジスタＩＴのゲートにインバータ２５１４の出
力が供給されて該出力を反転する。インバータ１４の、
駆動用トランジスタ１３１のゲートに接続される出力線
Ｌｉと電源ＶＤＤ間にはＲＯＭ負荷となるデプレツシヨ
ン型トランジスタ１８が接続され、出力線Ｌｉには更に
エンハンス３０ メント型ＭＯＳトランジスタ１９のよ
うな記憶セルが複数接続されている。セル１９のゲート
に接続されているのは行選択線ｔｉである。ところで、
第４図の回路において出力線Ｌｉに読み出されたデータ
を、センス回路４のインバー３５夕１４が検知するのは
、出力線Ｌｉのレベル変化がインバータ１４の回路スレ
ツシユホールド電圧を越えた時点である。
しかしながらＲＯＭ負荷１８及びＲＯＭセル１９は、こ
れに費される消費電流と、これら素子が集積回路内で占
める面積とに制限を受けるため、出力線Ｌ１の電圧レベ
ル変動は非常にゆるやかであり、従つて第４図の回路構
成ではアクセスタイムに多大の時間を要する問題がある
。本発明は上記実情に鑑みてなされたもので、記憶セル
アレイの出力線の電圧レベル変動を検出するインバータ
の回路スレツシユホールド電圧を可変とし、かつこのス
レツシユホールド電圧の変化を適当なタイミングで行な
われるようにすることにより、アクセヌタイムの向上が
はがれる電圧センス回路を提供しようとするものである
。
れに費される消費電流と、これら素子が集積回路内で占
める面積とに制限を受けるため、出力線Ｌ１の電圧レベ
ル変動は非常にゆるやかであり、従つて第４図の回路構
成ではアクセスタイムに多大の時間を要する問題がある
。本発明は上記実情に鑑みてなされたもので、記憶セル
アレイの出力線の電圧レベル変動を検出するインバータ
の回路スレツシユホールド電圧を可変とし、かつこのス
レツシユホールド電圧の変化を適当なタイミングで行な
われるようにすることにより、アクセヌタイムの向上が
はがれる電圧センス回路を提供しようとするものである
。
以下第５図を参照して本発明の一実施例を説明する。
本実施例は第４図の回路構成の一部を改良したものであ
るから、相対応する個所には同一符号を付して説明を省
略する。本実施例の特徴は、インバータ１５の出力イを
遅延素子としてのデプレツシヨン型ＭＯＳトランジスタ
２１，２２を介してインバータ１４の負荷トランジスタ
（デプレツシヨン型）１２のゲートに接続する帰還回路
を設けた点である。次に第５図の回路の動作を説明する
。
るから、相対応する個所には同一符号を付して説明を省
略する。本実施例の特徴は、インバータ１５の出力イを
遅延素子としてのデプレツシヨン型ＭＯＳトランジスタ
２１，２２を介してインバータ１４の負荷トランジスタ
（デプレツシヨン型）１２のゲートに接続する帰還回路
を設けた点である。次に第５図の回路の動作を説明する
。
いま出力線Ｌ１が８１゛（高）レベルであるとすれば、
トランジスタ１３１はオン（導通）状態でａ点は１０゛
（低）レベルとなるから、トランジスタ１７はオフ（非
導通）状態であり、従つてインバータ１５の出力点ｂは
“１”レベルである。この時デブレツシヨン型トランジ
スタ１２は８１″レベルのゲート入力で駆動されている
ため、インバータ１４の見かけ上のβ，は小さくなる。
ただしβ，は、トランジスタ１３１の電流増１幅率とト
ランジヌタ１２の電流増幅率の比である。このβ，が小
さくなると、インバータ１４の回路スレツシユホールド
電圧は高くなり、トランジスタ１３，のゲート入力が゛
１゛レベルから゛Ｏ”レベルに変化する際、インバータ
１４は反転動作しやすくなり、この反転に要する時間が
小で済む。第６図はインバータ１４の入出力特性であり
、その回路スレツシユホールド電圧Ｖｔｈが高くなつた
ということは、回路スレツシユホールド電圧がＶｔｈか
らＶｔｈｌに移動したことであり、入力電圧Ｖｉｎが高
い方から低い方へ移動する際に早急に反転できることが
分る。逆に出力線Ｌ１が゛０″゛レベルであるときは、
トランジスタ１３１はオフ、トランジスタ１７はオン状
態であり、従つて負荷トランジヌタ１２のゲ゛一ト入力
ば０゛レベルとなる。
トランジスタ１３１はオン（導通）状態でａ点は１０゛
（低）レベルとなるから、トランジスタ１７はオフ（非
導通）状態であり、従つてインバータ１５の出力点ｂは
“１”レベルである。この時デブレツシヨン型トランジ
スタ１２は８１″レベルのゲート入力で駆動されている
ため、インバータ１４の見かけ上のβ，は小さくなる。
ただしβ，は、トランジスタ１３１の電流増１幅率とト
ランジヌタ１２の電流増幅率の比である。このβ，が小
さくなると、インバータ１４の回路スレツシユホールド
電圧は高くなり、トランジスタ１３，のゲート入力が゛
１゛レベルから゛Ｏ”レベルに変化する際、インバータ
１４は反転動作しやすくなり、この反転に要する時間が
小で済む。第６図はインバータ１４の入出力特性であり
、その回路スレツシユホールド電圧Ｖｔｈが高くなつた
ということは、回路スレツシユホールド電圧がＶｔｈか
らＶｔｈｌに移動したことであり、入力電圧Ｖｉｎが高
い方から低い方へ移動する際に早急に反転できることが
分る。逆に出力線Ｌ１が゛０″゛レベルであるときは、
トランジスタ１３１はオフ、トランジスタ１７はオン状
態であり、従つて負荷トランジヌタ１２のゲ゛一ト入力
ば０゛レベルとなる。
このためインバータ１４の見かけ上のβ，は大きくなり
、回路スレツシユホールド電圧は低くなり、トランジス
タ１３１のゲ，ト入力が賛０９９レベ，ｌ／から電Ｆｒ
９レベルに変化する際、インバータ１４は反転動作しや
すくなり、反転に要する時間が小で済む。これを第６図
で見ると、回路スレツシユホールド電圧がＶｔｈ２にな
つたことに対応するものである。一方、帰還回路のトラ
ンジスタ２１，２２はｂ点の出力がトランジスタ１２の
ゲートへ伝達されるのを遅延させている。これは、ＲＯ
Ｍのアドレス指定が変わる時、列セレクタ３の回路構成
の関係で他の番地を指定してから目的の番地を指定する
現象が生じることがよく知られており、他の番地が指定
された際に出力線Ｌ１のレベル変化が生じかけても、こ
の期間を避け、出力線Ｌ１の電圧が安定したところでイ
ンバータ１４の回路スレツシユホールド電圧を変化させ
るためである。なお、第５図の回路におけるトランジス
タ１３１には第３図におけるトランジスタ１３２〜１３
１６が並列接続され、インバータ１５、遅延素子２１，
２２、負荷素子１２等は共通に使用される。また上記遅
延素子２１，２２はＭＯＳトランジスタのみに限られる
ことなく、帰還信号を遅延させる素子を用いた回路なら
ば他のものでもよい。また負荷ＭＯＳトランジスタ１２
として、デプレツシヨン型のものを使用したが、エンハ
ンスメント型とデプレツシヨン型のＭＯＳトランジスタ
を並列接続し、このデプレツシヨン型トランジスタのゲ
ートをインバータ１４の出力端に接続し、エンハンスメ
ント型トランジスタのゲートに帰還信号を入力するよう
にしてもよい等本発明は実施例に限られることなく種々
の応用が可能である。以上説明した如く本発明によれば
、インバータの回路スレツシユホールド電圧を、該イン
バータへの入力電圧のレベル変化が行なわれる初期の状
態で検知できる方向に移動させ、しかも上記回路スレツ
シユホールド電圧の移動は上記インバータへの入力電圧
が安定して後に行なわれるようにしたので、アクセスタ
イムの向上が期待できるものである。
、回路スレツシユホールド電圧は低くなり、トランジス
タ１３１のゲ，ト入力が賛０９９レベ，ｌ／から電Ｆｒ
９レベルに変化する際、インバータ１４は反転動作しや
すくなり、反転に要する時間が小で済む。これを第６図
で見ると、回路スレツシユホールド電圧がＶｔｈ２にな
つたことに対応するものである。一方、帰還回路のトラ
ンジスタ２１，２２はｂ点の出力がトランジスタ１２の
ゲートへ伝達されるのを遅延させている。これは、ＲＯ
Ｍのアドレス指定が変わる時、列セレクタ３の回路構成
の関係で他の番地を指定してから目的の番地を指定する
現象が生じることがよく知られており、他の番地が指定
された際に出力線Ｌ１のレベル変化が生じかけても、こ
の期間を避け、出力線Ｌ１の電圧が安定したところでイ
ンバータ１４の回路スレツシユホールド電圧を変化させ
るためである。なお、第５図の回路におけるトランジス
タ１３１には第３図におけるトランジスタ１３２〜１３
１６が並列接続され、インバータ１５、遅延素子２１，
２２、負荷素子１２等は共通に使用される。また上記遅
延素子２１，２２はＭＯＳトランジスタのみに限られる
ことなく、帰還信号を遅延させる素子を用いた回路なら
ば他のものでもよい。また負荷ＭＯＳトランジスタ１２
として、デプレツシヨン型のものを使用したが、エンハ
ンスメント型とデプレツシヨン型のＭＯＳトランジスタ
を並列接続し、このデプレツシヨン型トランジスタのゲ
ートをインバータ１４の出力端に接続し、エンハンスメ
ント型トランジスタのゲートに帰還信号を入力するよう
にしてもよい等本発明は実施例に限られることなく種々
の応用が可能である。以上説明した如く本発明によれば
、インバータの回路スレツシユホールド電圧を、該イン
バータへの入力電圧のレベル変化が行なわれる初期の状
態で検知できる方向に移動させ、しかも上記回路スレツ
シユホールド電圧の移動は上記インバータへの入力電圧
が安定して後に行なわれるようにしたので、アクセスタ
イムの向上が期待できるものである。
第１図は半導体記憶装置の構成を示すプロツク図、第２
図ないし第４図は同様成の一部詳細回路図、第５図は本
発明の一実施例の回路図、第６図は同回路の作用を示す
インバータ入出力特性図である。 Ｌ１・・・・・・出力線（デジツトライン）、１２・・
・・・・デプレツシヨン型負荷ＭＯＳトランジスタ、１
３１・・・・・・，駆動用ＭＯＳトランジスタ、１４，
１５・・・・・・インバータ、２１，２２・・・・・・
遅延素子。
図ないし第４図は同様成の一部詳細回路図、第５図は本
発明の一実施例の回路図、第６図は同回路の作用を示す
インバータ入出力特性図である。 Ｌ１・・・・・・出力線（デジツトライン）、１２・・
・・・・デプレツシヨン型負荷ＭＯＳトランジスタ、１
３１・・・・・・，駆動用ＭＯＳトランジスタ、１４，
１５・・・・・・インバータ、２１，２２・・・・・・
遅延素子。
Claims (1)
- １ 負荷ＭＯＳトランジスタ、記憶セルアレイの出力を
ゲート入力とする駆動用ＭＯＳトランジスタをそなえた
第１のインバータ回路と、このインバータ回路の出力を
反転する第２のインバータ回路と、この第２のインバー
タ回路の出力を遅延させて前記負荷ＭＯＳトランジスタ
のゲートに帰還させる遅延回路とを具備したことを特徴
とする電圧センス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52146775A JPS5914832B2 (ja) | 1977-12-07 | 1977-12-07 | 電圧センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52146775A JPS5914832B2 (ja) | 1977-12-07 | 1977-12-07 | 電圧センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5479527A JPS5479527A (en) | 1979-06-25 |
| JPS5914832B2 true JPS5914832B2 (ja) | 1984-04-06 |
Family
ID=15415251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52146775A Expired JPS5914832B2 (ja) | 1977-12-07 | 1977-12-07 | 電圧センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914832B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231795A (ja) * | 1983-06-13 | 1984-12-26 | Mitsubishi Electric Corp | メモリ装置 |
| JPH0766679B2 (ja) * | 1987-03-12 | 1995-07-19 | ロ−ム株式会社 | デ−タ出力回路 |
| JP2807256B2 (ja) * | 1989-03-17 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
-
1977
- 1977-12-07 JP JP52146775A patent/JPS5914832B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5479527A (en) | 1979-06-25 |
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