JPH0766710A - 入出力バッファ回路 - Google Patents
入出力バッファ回路Info
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- JPH0766710A JPH0766710A JP5211787A JP21178793A JPH0766710A JP H0766710 A JPH0766710 A JP H0766710A JP 5211787 A JP5211787 A JP 5211787A JP 21178793 A JP21178793 A JP 21178793A JP H0766710 A JPH0766710 A JP H0766710A
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Abstract
(57)【要約】 （修正有）
【目的】自身の電源電圧より高い電源電圧レベルデバイ
スとの間で入出力を行う入出力バッファ回路において、
リ−ク電流を排除する。 【構成】入出力端子７に”Ｌ”レベルを出力する場合、
入出力コントロ−ル回路１１によって、出力回路１３の
ＰＭＯＳ Ｐ１のゲ−ト端子には、”Ｈ”レベルが印加
され、ＮＭＯＳ Ｎ０２のゲ−ト端子にはＶｃｃ１レベ
ルが印加される。この結果、ＰＭＯＳ Ｐ１はオフし、
ＮＭＯＳ Ｎ０２はオンするので、入出力端子７は”
Ｌ”レベルになる。同時にＰＭＯＳ Ｐ３がオンし、Ｐ
ＭＯＳ Ｐ１のゲ−ト端子は、Ｖｃｃ１レベルまで上昇
するので、ＰＭＯＳ Ｐ１は完全にオフとなり、リ−ク
電流は流れない。一方、入出力端子７に”Ｈ”レベルが
入力される場合も、ＰＭＯＳ Ｐ１は完全にオフし、入
出力端子７からＰＭＯＳ Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。
スとの間で入出力を行う入出力バッファ回路において、
リ−ク電流を排除する。 【構成】入出力端子７に”Ｌ”レベルを出力する場合、
入出力コントロ−ル回路１１によって、出力回路１３の
ＰＭＯＳ Ｐ１のゲ−ト端子には、”Ｈ”レベルが印加
され、ＮＭＯＳ Ｎ０２のゲ−ト端子にはＶｃｃ１レベ
ルが印加される。この結果、ＰＭＯＳ Ｐ１はオフし、
ＮＭＯＳ Ｎ０２はオンするので、入出力端子７は”
Ｌ”レベルになる。同時にＰＭＯＳ Ｐ３がオンし、Ｐ
ＭＯＳ Ｐ１のゲ−ト端子は、Ｖｃｃ１レベルまで上昇
するので、ＰＭＯＳ Ｐ１は完全にオフとなり、リ−ク
電流は流れない。一方、入出力端子７に”Ｈ”レベルが
入力される場合も、ＰＭＯＳ Ｐ１は完全にオフし、入
出力端子７からＰＭＯＳ Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
いて信号の入出力に用いられる入出力バッファ回路に関
し、特に、異なる電源電圧で動作する半導体集積回路装
置との間で信号の入出力を行うことのできる入出力バッ
ファ回路に関するものである。
いて信号の入出力に用いられる入出力バッファ回路に関
し、特に、異なる電源電圧で動作する半導体集積回路装
置との間で信号の入出力を行うことのできる入出力バッ
ファ回路に関するものである。
【０００２】
【従来の技術】自身の電源電圧（例えば３．３Ｖ）より
高い電源電圧レベル（例えば５Ｖ）で信号を入出力する
デバイスとの間で、信号の入出力を行う従来の入出力バ
ッファ回路としては、たとえば、特開平４−３２９０２
４号公報記載の回路が知られている。
高い電源電圧レベル（例えば５Ｖ）で信号を入出力する
デバイスとの間で、信号の入出力を行う従来の入出力バ
ッファ回路としては、たとえば、特開平４−３２９０２
４号公報記載の回路が知られている。
【０００３】図１２に、この特開平４−３２９０２４号
公報記載の入出力バッファ回路の構成を示す。
公報記載の入出力バッファ回路の構成を示す。
【０００４】以下、この入出バッファ回路について説明
する。
する。
【０００５】なお、以下の説明では、ＰＭＯＳトランジ
スタ（以下、単に「ＰＭＯＳ」と記す）をＱＰで表し、
ＮＭＯＳトランジスタを（以下、単に「ＮＭＯＳ」と記
す）ＱＮで表し説明する。なお、全てのＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタの型はエンハンス型
である。
スタ（以下、単に「ＰＭＯＳ」と記す）をＱＰで表し、
ＮＭＯＳトランジスタを（以下、単に「ＮＭＯＳ」と記
す）ＱＮで表し説明する。なお、全てのＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタの型はエンハンス型
である。
【０００６】さて、この入出力バッファ回路を含む集積
回路には、動作メイン電源として例えば３．３Ｖの電源
電圧Ｖｃｃ１が与えられる。また、入出力バッファ回路
には、入出力を行う他のデバイスの動作電源Ｖｃｃ２が
与えられる。Ｖｃｃ２は、３．３Ｖより高い電圧であ
り、たとえば５Ｖである入出力端子であるパッドＰＡＤ
に接続する出力回路はＰＭＯＳ ＱＰ３とＮＭＯＳ Ｑ
Ｎ３とＱＮ４とから構成され、ＰＭＯＳ ＱＰ３の基板
であるＮウエルはインタフェ−スするデバイスの動作電
源電圧Ｖｃｃ２のレベル電位に接続している。また、Ｐ
ＭＯＳ ＱＰ３のゲ−ト端子とパッドＰＡＤとの間に
は、ゲ−ト電圧がＶｃｃ１に、基板ＮウエルがＶｃｃ２
に接続したＰＭＯＳ ＱＰ２が挿入されている。一方、
入出力端子であるパッドＰＡＤに接続する入力回路は、
ゲ−トをＶｃｃに接続したＮＭＯＳ ＱＮ５と入力バッ
ファ回路２より構成されており、この入力バッファ回路
２は２段のインバ−タより構成されている。
回路には、動作メイン電源として例えば３．３Ｖの電源
電圧Ｖｃｃ１が与えられる。また、入出力バッファ回路
には、入出力を行う他のデバイスの動作電源Ｖｃｃ２が
与えられる。Ｖｃｃ２は、３．３Ｖより高い電圧であ
り、たとえば５Ｖである入出力端子であるパッドＰＡＤ
に接続する出力回路はＰＭＯＳ ＱＰ３とＮＭＯＳ Ｑ
Ｎ３とＱＮ４とから構成され、ＰＭＯＳ ＱＰ３の基板
であるＮウエルはインタフェ−スするデバイスの動作電
源電圧Ｖｃｃ２のレベル電位に接続している。また、Ｐ
ＭＯＳ ＱＰ３のゲ−ト端子とパッドＰＡＤとの間に
は、ゲ−ト電圧がＶｃｃ１に、基板ＮウエルがＶｃｃ２
に接続したＰＭＯＳ ＱＰ２が挿入されている。一方、
入出力端子であるパッドＰＡＤに接続する入力回路は、
ゲ−トをＶｃｃに接続したＮＭＯＳ ＱＮ５と入力バッ
ファ回路２より構成されており、この入力バッファ回路
２は２段のインバ−タより構成されている。
【０００７】一方、出力デ−タ信号Ｄｏｕｔと出力活性
化信号ＥＮが入力する入出力コントロ−ル回路１の出力
ノ−ドＮ１は、ＰＭＯＳ ＱＰ１とＮＭＯＳ ＱＮ１で
構成されるインバ−タの入力に接続され、インバ−タの
出力は、ゲ−ト電圧をＶｃｃ１に接続したＮＭＯＳ Ｑ
Ｎ２の一端に接続される。また、このＮＭＯＳ ＱＮ２
の他端は、ＰＭＯＳ ＱＰ３のゲ−ト端子に接続され
る。
化信号ＥＮが入力する入出力コントロ−ル回路１の出力
ノ−ドＮ１は、ＰＭＯＳ ＱＰ１とＮＭＯＳ ＱＮ１で
構成されるインバ−タの入力に接続され、インバ−タの
出力は、ゲ−ト電圧をＶｃｃ１に接続したＮＭＯＳ Ｑ
Ｎ２の一端に接続される。また、このＮＭＯＳ ＱＮ２
の他端は、ＰＭＯＳ ＱＰ３のゲ−ト端子に接続され
る。
【０００８】また、ＰＭＯＳ ＱＰ３のゲ−ト端子とパ
ッドＰＡＤとの間には、ゲ−ト電圧がＶｃｃ１に、基板
ＮウエルがＶｃｃ２に接続したＰＭＯＳ ＱＰ２が挿入
されている。
ッドＰＡＤとの間には、ゲ−ト電圧がＶｃｃ１に、基板
ＮウエルがＶｃｃ２に接続したＰＭＯＳ ＱＰ２が挿入
されている。
【０００９】ＮＭＯＳ ＱＮ３のゲ−ト端子はＶｃｃ１
に接続され、ＮＭＯＳ ＱＮ４のゲ−ト端子は入出力コ
ントロ−ル回路１の出力ノ−ドＮ２に接続されている。
に接続され、ＮＭＯＳ ＱＮ４のゲ−ト端子は入出力コ
ントロ−ル回路１の出力ノ−ドＮ２に接続されている。
【００１０】入力側に関係する回路としては、ゲ−ト端
子をＶｃｃ１に接続したＮＭＯＳＱＮ５の一端にパッド
ＰＡＤが接続され、他端は入力バッファ回路２に接続さ
れる。
子をＶｃｃ１に接続したＮＭＯＳＱＮ５の一端にパッド
ＰＡＤが接続され、他端は入力バッファ回路２に接続さ
れる。
【００１１】以下、この入出力バッファ回路の動作につ
いて説明する。
いて説明する。
【００１２】まず、出力バッファとして動作する場合に
ついて説明する。
ついて説明する。
【００１３】いま、パッドＰＡＤに”Ｈ”レベルを出力
する場合、入出力コントロ−ル回路１によって、ノ−ド
Ｎ１にＶｃｃ１レベルが、ノ−ドＮ２にＧＮＤレベルが
出力される。これにより、ＰＭＯＳ ＱＰ３とＮＭＯＳ
ＱＮ４のゲ−トには、ＧＮＤレベルが印加されるの
で、ＰＭＯＳ ＱＰ３はオンし、ＮＭＯＳ ＱＮ４はオ
フする。したがい、パッドＰＡＤは”Ｈ”レベルとな
る。
する場合、入出力コントロ−ル回路１によって、ノ−ド
Ｎ１にＶｃｃ１レベルが、ノ−ドＮ２にＧＮＤレベルが
出力される。これにより、ＰＭＯＳ ＱＰ３とＮＭＯＳ
ＱＮ４のゲ−トには、ＧＮＤレベルが印加されるの
で、ＰＭＯＳ ＱＰ３はオンし、ＮＭＯＳ ＱＮ４はオ
フする。したがい、パッドＰＡＤは”Ｈ”レベルとな
る。
【００１４】一方、パッドＰＡＤに”Ｌ”レベルを出力
する場合、入出力コントロ−ル回路１によって、ノ−ド
Ｎ１にＧＮＤレベルが、ノ−ドＮ２にＶｃｃ１レベルが
出力される。これにより、ＰＭＯＳ ＱＰ３のゲ−トに
は、Ｖｃｃ１−Ｖｔｎが、ＮＭＯＳ ＱＮ４のゲ−トに
は、Ｖｃｃ１レベルが印加される。なお、ＶｔｎはＮＭ
ＯＳ ＱＮ２のしきい値電圧である。したがい、ＰＭＯ
Ｓ ＱＰ３はオフし、ＮＭＯＳ ＱＮ４はオンするの
で、パッドＰＡＤは”Ｌ”レベルとなる。
する場合、入出力コントロ−ル回路１によって、ノ−ド
Ｎ１にＧＮＤレベルが、ノ−ドＮ２にＶｃｃ１レベルが
出力される。これにより、ＰＭＯＳ ＱＰ３のゲ−トに
は、Ｖｃｃ１−Ｖｔｎが、ＮＭＯＳ ＱＮ４のゲ−トに
は、Ｖｃｃ１レベルが印加される。なお、ＶｔｎはＮＭ
ＯＳ ＱＮ２のしきい値電圧である。したがい、ＰＭＯ
Ｓ ＱＰ３はオフし、ＮＭＯＳ ＱＮ４はオンするの
で、パッドＰＡＤは”Ｌ”レベルとなる。
【００１５】さて、ここで、ＰＭＯＳ ＱＰ３のゲ−ト
に印加される電圧は、Ｖｃｃではなく、Ｖｃｃ１−Ｖｔ
ｎとなるので、通常完全にはオフしない。そこで、これ
を完全にオフさせるために、ＮＭＯＳ ＱＮ２のしきい
値電圧を小さくするか、あるいは、ＰＭＯＳ ＱＰ３の
しきい値電圧の絶対値を大きくするプロセス上の工夫を
行っている。
に印加される電圧は、Ｖｃｃではなく、Ｖｃｃ１−Ｖｔ
ｎとなるので、通常完全にはオフしない。そこで、これ
を完全にオフさせるために、ＮＭＯＳ ＱＮ２のしきい
値電圧を小さくするか、あるいは、ＰＭＯＳ ＱＰ３の
しきい値電圧の絶対値を大きくするプロセス上の工夫を
行っている。
【００１６】次に、この入出力バッファ回路が入力バッ
ファとして動作する場合について説明する。
ファとして動作する場合について説明する。
【００１７】この場合には、入出力コントロ−ル回路１
によって、ノ−ドＮ１とＮ２にＧＮＤレベルが出力され
る。
によって、ノ−ドＮ１とＮ２にＧＮＤレベルが出力され
る。
【００１８】パッドＰＡＤに”Ｌ”レベルが入力される
場合、ＰＭＯＳ ＱＰ３のゲ−ト電圧は、Ｖｃｃ１−Ｖ
ｔｎになっており、先程のプロセス上の工夫によって、
ＰＭＯＳ ＱＰ３は完全にオフしている。また、ＮＭＯ
Ｓ ＱＮ４のゲ−ト電圧はＧＮＤレベルになっているの
で、ＮＭＯＳ ＱＮ４はオフしている。したがって、出
力回路の出力はハイインピ−ダンス状態となる。
場合、ＰＭＯＳ ＱＰ３のゲ−ト電圧は、Ｖｃｃ１−Ｖ
ｔｎになっており、先程のプロセス上の工夫によって、
ＰＭＯＳ ＱＰ３は完全にオフしている。また、ＮＭＯ
Ｓ ＱＮ４のゲ−ト電圧はＧＮＤレベルになっているの
で、ＮＭＯＳ ＱＮ４はオフしている。したがって、出
力回路の出力はハイインピ−ダンス状態となる。
【００１９】そして、パッドＰＡＤから入力された”
Ｌ”レベルにより、入力バッファ回路２のＮＭＯＳ Ｑ
Ｎ５を通した後のノ−ドＮ３には、ＧＮＤレベルが伝わ
る。これを受けて入力バッファ回路２は、ＧＮＤの”
Ｌ”レベルをチップ内部に入力データ信号Ｄｉｎとして
伝達する。
Ｌ”レベルにより、入力バッファ回路２のＮＭＯＳ Ｑ
Ｎ５を通した後のノ−ドＮ３には、ＧＮＤレベルが伝わ
る。これを受けて入力バッファ回路２は、ＧＮＤの”
Ｌ”レベルをチップ内部に入力データ信号Ｄｉｎとして
伝達する。
【００２０】一方、パッドＰＡＤに”Ｈ”レベルが入力
された場合、そのレベルが、Ｖｃｃ１＋｜Ｖｔｐ｜を越
えると、そのレベルが、オンとなるＰＭＯＳ ＱＰ２を
介して、ＰＭＯＳ ＱＰ３のゲ−トに伝わる。したが
い、ＰＭＯＳ ＱＰ３は完全にオフする。よって、パッ
ドＰＡＤからＰＭＯＳ ＱＰ３を介して、電源Ｖｃｃ１
へ流れるリ−クパスが遮断される。その際、ＰＭＯＳ
ＱＰ３のゲ−ト電位が、ＱＰ１とＱＮ１からなるインバ
−タの出力電位Ｖｃｃ１より高くなるが、ＮＭＯＳ Ｑ
Ｎ２によって、分離されているので問題は生じない。ま
た、ＮＭＯＳ ＱＮ４のゲ−ト電圧はＧＮＤレベルにな
っているので、ＮＭＯＳ ＱＮ４はオフする。したがっ
て、出力回路の出力はハイインピ−ダンス状態となる。
また、ＰＭＯＳ ＱＰ３とＱＰ２の基板であるＮウエル
を電源Ｖｃｃ２に接続しているので、パッドＰＡＤに電
源Ｖｃｃ２と同電位の信号が入力してもドレインとＮウ
エルが順バイアスされることがなく、リ−ク電流が流れ
ることもない。
された場合、そのレベルが、Ｖｃｃ１＋｜Ｖｔｐ｜を越
えると、そのレベルが、オンとなるＰＭＯＳ ＱＰ２を
介して、ＰＭＯＳ ＱＰ３のゲ−トに伝わる。したが
い、ＰＭＯＳ ＱＰ３は完全にオフする。よって、パッ
ドＰＡＤからＰＭＯＳ ＱＰ３を介して、電源Ｖｃｃ１
へ流れるリ−クパスが遮断される。その際、ＰＭＯＳ
ＱＰ３のゲ−ト電位が、ＱＰ１とＱＮ１からなるインバ
−タの出力電位Ｖｃｃ１より高くなるが、ＮＭＯＳ Ｑ
Ｎ２によって、分離されているので問題は生じない。ま
た、ＮＭＯＳ ＱＮ４のゲ−ト電圧はＧＮＤレベルにな
っているので、ＮＭＯＳ ＱＮ４はオフする。したがっ
て、出力回路の出力はハイインピ−ダンス状態となる。
また、ＰＭＯＳ ＱＰ３とＱＰ２の基板であるＮウエル
を電源Ｖｃｃ２に接続しているので、パッドＰＡＤに電
源Ｖｃｃ２と同電位の信号が入力してもドレインとＮウ
エルが順バイアスされることがなく、リ−ク電流が流れ
ることもない。
【００２１】そして、パッドＰＡＤから”Ｈ”レベルが
入力されると、ＮＭＯＳ ＱＮ５を通した後のノ−ドＮ
３には、Ｖｃｃ１−Ｖｔｎ5レベルが伝わる。ただし、
Ｖｔｎ5はＮＭＯＳ ＱＮ５のしきい値電圧である。こ
れを受けて入力バッファ回路２は、Ｖｃｃ１の”Ｈ”レ
ベルをチップ内部に伝達する。しかし、この際、入力バ
ッファ回路２の初段のインバ−タのＰＭＯＳのゲ−トに
はＶｃｃ１ではなく、Ｖｃｃ１−Ｖｔｎ5レベルが伝わ
るので完全にオフせず、リ−ク電流が流れる。
入力されると、ＮＭＯＳ ＱＮ５を通した後のノ−ドＮ
３には、Ｖｃｃ１−Ｖｔｎ5レベルが伝わる。ただし、
Ｖｔｎ5はＮＭＯＳ ＱＮ５のしきい値電圧である。こ
れを受けて入力バッファ回路２は、Ｖｃｃ１の”Ｈ”レ
ベルをチップ内部に伝達する。しかし、この際、入力バ
ッファ回路２の初段のインバ−タのＰＭＯＳのゲ−トに
はＶｃｃ１ではなく、Ｖｃｃ１−Ｖｔｎ5レベルが伝わ
るので完全にオフせず、リ−ク電流が流れる。
【００２２】
【発明が解決しようとする課題】以上のように、前記特
開平４−３２９０２４号公報記載の入出力バッファ回路
では、まず第１にパッドＰＡＤのレベルが”Ｌ”の時、
出力部のＰＭＯＳ ＱＰ３のリ−ク電流を防ぐために、
ＮＭＯＳ ＱＮ２のしきい値電圧を小さくするか、ある
いは、ＰＭＯＳ ＱＰ３のしきい値電圧の絶対値を大き
くするプロセス上の工夫をする必要があった。また、入
力バッファ回路２にリ−ク電流が発生していた。
開平４−３２９０２４号公報記載の入出力バッファ回路
では、まず第１にパッドＰＡＤのレベルが”Ｌ”の時、
出力部のＰＭＯＳ ＱＰ３のリ−ク電流を防ぐために、
ＮＭＯＳ ＱＮ２のしきい値電圧を小さくするか、ある
いは、ＰＭＯＳ ＱＰ３のしきい値電圧の絶対値を大き
くするプロセス上の工夫をする必要があった。また、入
力バッファ回路２にリ−ク電流が発生していた。
【００２３】そこで、本発明は、自身の電源電圧より高
い電源電圧レベルで信号を入出力するデバイスとの間で
信号を入出力することのできる入出力バッファ回路であ
って、プロセス工程を増加することなくリ−ク電流を排
除した入出力バッファ回路を提供することを目的とす
る。
い電源電圧レベルで信号を入出力するデバイスとの間で
信号を入出力することのできる入出力バッファ回路であ
って、プロセス工程を増加することなくリ−ク電流を排
除した入出力バッファ回路を提供することを目的とす
る。
【００２４】また、本発明は、自身の電源電圧より高い
電源電圧レベルで信号を入出力するデバイスとの間で信
号を入出力することのできる入出力バッファ回路であっ
て、より簡便なプロセス上の工夫でリ−ク電流を排除す
ることのできる入出力バッファ回路を提供することを目
的とする。
電源電圧レベルで信号を入出力するデバイスとの間で信
号を入出力することのできる入出力バッファ回路であっ
て、より簡便なプロセス上の工夫でリ−ク電流を排除す
ることのできる入出力バッファ回路を提供することを目
的とする。
【００２５】
【課題を解決するための手段】前記目的達成のために本
発明は、たとえば、図２に示すように、回路外部の信号
を入出力する入出力端子７と、静電破壊保護用素子１２
と、入出力端子７からの信号を入力する入力バッファ回
路１０と、第１の電源Ｖｃｃ１で駆動される２入力ＮＡ
ＮＤ３と２入力ＮＯＲ４とインバ−タ５から構成される
入出力コントロ−ル回路１１と、第１の電源Ｖｃｃ１と
入出力端子７の間に挿入され基板を第２の電源Ｖｃｃ２
に接続した第１のＰＭＯＳ Ｐ１と、一端を前記第１の
ＰＭＯＳＰ１のゲ−ト端子に他端を前記入出力コントロ
−ル回路１１の２入力ＮＡＮＤ３の出力端子にゲ−ト端
子を第１の電源Ｖｃｃ１にそれぞれ接続した第１のＮＭ
ＯＳ Ｎ０１と、一端を前記第１のＰＭＯＳ Ｐ１のゲ
−ト端子に他端を入出力端子７にゲ−ト端子を第１の電
源Ｖｃｃ１に基板Ｎウエルを第２の電源Ｖｃｃ２にそれ
ぞれ接続した第２のＰＭＯＳ Ｐ２と、一端を接地電位
端子にゲ−ト端子を前記入出力コントロ−ル回路１１の
２入力ＮＯＲ４の出力端子に接続した第２のＮＭＯＳ
Ｎ０２と、一端を前記入出力端子７に他端を前記第２の
ＮＭＯＳＮ０２にゲ−ト端子を第１の電源Ｖｃｃ１にそ
れぞれ接続した第３のＮＭＯＳＮ０３と、更に、一端を
前記入出力コントロ−ル回路１１の２入力ＮＡＮＤ３の
出力端子に他端を前記第１のＰＭＯＳ Ｐ１のゲ−ト端
子にゲ−トを前記入出力端子７に基板を第２の電源Ｖｃ
ｃ２に接続した第３のＰＭＯＳ Ｐ３とを備えた出力バ
ッファ回路１３を提供する。
発明は、たとえば、図２に示すように、回路外部の信号
を入出力する入出力端子７と、静電破壊保護用素子１２
と、入出力端子７からの信号を入力する入力バッファ回
路１０と、第１の電源Ｖｃｃ１で駆動される２入力ＮＡ
ＮＤ３と２入力ＮＯＲ４とインバ−タ５から構成される
入出力コントロ−ル回路１１と、第１の電源Ｖｃｃ１と
入出力端子７の間に挿入され基板を第２の電源Ｖｃｃ２
に接続した第１のＰＭＯＳ Ｐ１と、一端を前記第１の
ＰＭＯＳＰ１のゲ−ト端子に他端を前記入出力コントロ
−ル回路１１の２入力ＮＡＮＤ３の出力端子にゲ−ト端
子を第１の電源Ｖｃｃ１にそれぞれ接続した第１のＮＭ
ＯＳ Ｎ０１と、一端を前記第１のＰＭＯＳ Ｐ１のゲ
−ト端子に他端を入出力端子７にゲ−ト端子を第１の電
源Ｖｃｃ１に基板Ｎウエルを第２の電源Ｖｃｃ２にそれ
ぞれ接続した第２のＰＭＯＳ Ｐ２と、一端を接地電位
端子にゲ−ト端子を前記入出力コントロ−ル回路１１の
２入力ＮＯＲ４の出力端子に接続した第２のＮＭＯＳ
Ｎ０２と、一端を前記入出力端子７に他端を前記第２の
ＮＭＯＳＮ０２にゲ−ト端子を第１の電源Ｖｃｃ１にそ
れぞれ接続した第３のＮＭＯＳＮ０３と、更に、一端を
前記入出力コントロ−ル回路１１の２入力ＮＡＮＤ３の
出力端子に他端を前記第１のＰＭＯＳ Ｐ１のゲ−ト端
子にゲ−トを前記入出力端子７に基板を第２の電源Ｖｃ
ｃ２に接続した第３のＰＭＯＳ Ｐ３とを備えた出力バ
ッファ回路１３を提供する。
【００２６】また、図２に示すように、この出力バッフ
ァ回路１３に、さらに、一端を前記入出力端子７に他端
をＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５からなるインバ−
タの入力端子にゲ−トを第１の電源Ｖｃｃ１に接続した
第４のＮＭＯＳ Ｎ０４と、一端を第１の電源Ｖｃｃ１
に他端を前記インバ−タの入力端子にゲ−トを前記イン
バ−タの出力端子に基板を第１の電源Ｖｃｃ１に接続し
た第４のＰＭＯＳ Ｐ４とを含む入力バッファ回路１０
を付加した入出力バッファ回路を提供する。
ァ回路１３に、さらに、一端を前記入出力端子７に他端
をＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５からなるインバ−
タの入力端子にゲ−トを第１の電源Ｖｃｃ１に接続した
第４のＮＭＯＳ Ｎ０４と、一端を第１の電源Ｖｃｃ１
に他端を前記インバ−タの入力端子にゲ−トを前記イン
バ−タの出力端子に基板を第１の電源Ｖｃｃ１に接続し
た第４のＰＭＯＳ Ｐ４とを含む入力バッファ回路１０
を付加した入出力バッファ回路を提供する。
【００２７】
【作用】図２に示した入出力バッファ回路によれば、前
記入出力端子７が”Ｌ”レベルになり、第１の電源Ｖｃ
ｃ１と入出力端子７の間に挿入され基板を第２の電源Ｖ
ｃｃ２に接続した第１のＰＭＯＳ Ｐ１をオフする時、
一端を前記入出力コントロ−ル回路１１の２入力ＮＡＮ
Ｄ３の出力端子に他端を前記第１のＰＭＯＳ Ｐ１のゲ
−ト端子にゲ−ト端子を前記入出力端子７に基板を第２
の電源Ｖｃｃ２に接続した第３のＰＭＯＳ Ｐ３がオン
となり、ＰＭＯＳ Ｐ１のゲ−ト端子がＶｃｃ１電位と
なる。従って、プロセス上の工夫を施すことなく、ＰＭ
ＯＳ Ｐ１を完全にオフできるので、電源Ｖｃｃ１から
入出力端子７へのリ−ク電流を防ぐことができる。ま
た、ＰＭＯＳ Ｐ３の基板は第２の電源Ｖｃｃ２に接続
しているので、第１のＰＭＯＳ Ｐ１のゲ−ト端子がＶ
ｃｃ２電位になっても順バイアスされることはない。こ
れにより、自身の動作する電源電圧（Ｖｃｃ１）より高
い電源電圧（Ｖｃｃ２）で動作するデバイスとのインタ
フェ−スをとることができる。
記入出力端子７が”Ｌ”レベルになり、第１の電源Ｖｃ
ｃ１と入出力端子７の間に挿入され基板を第２の電源Ｖ
ｃｃ２に接続した第１のＰＭＯＳ Ｐ１をオフする時、
一端を前記入出力コントロ−ル回路１１の２入力ＮＡＮ
Ｄ３の出力端子に他端を前記第１のＰＭＯＳ Ｐ１のゲ
−ト端子にゲ−ト端子を前記入出力端子７に基板を第２
の電源Ｖｃｃ２に接続した第３のＰＭＯＳ Ｐ３がオン
となり、ＰＭＯＳ Ｐ１のゲ−ト端子がＶｃｃ１電位と
なる。従って、プロセス上の工夫を施すことなく、ＰＭ
ＯＳ Ｐ１を完全にオフできるので、電源Ｖｃｃ１から
入出力端子７へのリ−ク電流を防ぐことができる。ま
た、ＰＭＯＳ Ｐ３の基板は第２の電源Ｖｃｃ２に接続
しているので、第１のＰＭＯＳ Ｐ１のゲ−ト端子がＶ
ｃｃ２電位になっても順バイアスされることはない。こ
れにより、自身の動作する電源電圧（Ｖｃｃ１）より高
い電源電圧（Ｖｃｃ２）で動作するデバイスとのインタ
フェ−スをとることができる。
【００２８】また、前記入出力端子７に”Ｈ”レベルが
入力された時、第４のＰＭＯＳ Ｐ４が設置されていな
いと、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５からなるイン
バ−タの入力端子のレベルがＶｃｃ１−Ｖｔｎ5までし
か上昇しない。しかし、前記インバ−タの出力端子の出
力をゲ−トに受ける第４のＰＭＯＳ Ｐ４によって、前
記インバ−タの入力端子のレベルがＶｃｃ１までプルア
ップされる。従って、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０
５からなるインバ−タを流れるリ−ク電流を防止するこ
とができる。
入力された時、第４のＰＭＯＳ Ｐ４が設置されていな
いと、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５からなるイン
バ−タの入力端子のレベルがＶｃｃ１−Ｖｔｎ5までし
か上昇しない。しかし、前記インバ−タの出力端子の出
力をゲ−トに受ける第４のＰＭＯＳ Ｐ４によって、前
記インバ−タの入力端子のレベルがＶｃｃ１までプルア
ップされる。従って、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０
５からなるインバ−タを流れるリ−ク電流を防止するこ
とができる。
【００２９】
【実施例】以下、本発明に係る入出力バッファ回路の実
施例について説明する。
施例について説明する。
【００３０】まず、図１に、本実施例に係る入出力バッ
ファ回路を備えた半導体集積回路装置の構成を示す。
ファ回路を備えた半導体集積回路装置の構成を示す。
【００３１】図中、１０００が本実施例に係る入出力バ
ッファ回路を備えた半導体集積回路装置であり、２００
０は半導体集積回路装置１０００との間で入出力を行う
他の半導体集積回路である。半導体集積回路１０００
は、電源電圧Ｖｃｃ１で動作する論理回路部２００と、
論理回路部２００が他の半導体集積回路２０００との間
の信号の入出力に用いる複数の入出力バッファ回路１０
０を備えている。ここで、半導体集積回路装置２０００
は、Ｖｃｃ１より高い電源電圧Ｖｃｃ２で動作する装置
であり、半導体集積回路１０００の入出力バッファ回路
１００には、電源電圧Ｖｃｃ１、または、電源電圧Ｖｃ
ｃ１と電源電圧Ｖｃｃ２が供給される。電源電圧Ｖｃｃ
１は、たとえば３．３Ｖや２．５Ｖであり、電源電圧Ｖ
ｃｃ２は、Ｖｃｃ１より高い電源電圧、たとえば５Ｖや
３．３Ｖである。
ッファ回路を備えた半導体集積回路装置であり、２００
０は半導体集積回路装置１０００との間で入出力を行う
他の半導体集積回路である。半導体集積回路１０００
は、電源電圧Ｖｃｃ１で動作する論理回路部２００と、
論理回路部２００が他の半導体集積回路２０００との間
の信号の入出力に用いる複数の入出力バッファ回路１０
０を備えている。ここで、半導体集積回路装置２０００
は、Ｖｃｃ１より高い電源電圧Ｖｃｃ２で動作する装置
であり、半導体集積回路１０００の入出力バッファ回路
１００には、電源電圧Ｖｃｃ１、または、電源電圧Ｖｃ
ｃ１と電源電圧Ｖｃｃ２が供給される。電源電圧Ｖｃｃ
１は、たとえば３．３Ｖや２．５Ｖであり、電源電圧Ｖ
ｃｃ２は、Ｖｃｃ１より高い電源電圧、たとえば５Ｖや
３．３Ｖである。
【００３２】半導体集積回路１０００は、入出力バッフ
ァ回路１００より”Ｈ（Ｈｉｇｈ）”レベルが電圧Ｖｃ
ｃ１もしくはＶｃｃ２、”Ｌ（Ｌｏｗ）”レベルがＧＮ
Ｄの信号を出力し、入出力バッファ回路１００で”Ｈ”
レベルが電圧Ｖｃｃ２、”Ｌ”レベルがＧＮＤの信号を
入力する。なお、ここで、「ＧＮＤ」はグランド電圧
（接地電圧）を表すものとする。
ァ回路１００より”Ｈ（Ｈｉｇｈ）”レベルが電圧Ｖｃ
ｃ１もしくはＶｃｃ２、”Ｌ（Ｌｏｗ）”レベルがＧＮ
Ｄの信号を出力し、入出力バッファ回路１００で”Ｈ”
レベルが電圧Ｖｃｃ２、”Ｌ”レベルがＧＮＤの信号を
入力する。なお、ここで、「ＧＮＤ」はグランド電圧
（接地電圧）を表すものとする。
【００３３】以下、入出力バッファ回路１００の詳細に
ついて説明する。
ついて説明する。
【００３４】まず、入出力バッファ回路の第１の実施例
を説明する。
を説明する。
【００３５】図２に、本第１実施例に係る入出力バッフ
ァ回路の構成を示す。
ァ回路の構成を示す。
【００３６】図２に示した入出力バッファ回路には、前
述したように、電源電圧Ｖｃｃ１と、Ｖｃｃ１より高い
電源電圧Ｖｃｃ２が与えられる。
述したように、電源電圧Ｖｃｃ１と、Ｖｃｃ１より高い
電源電圧Ｖｃｃ２が与えられる。
【００３７】さて、図示するように、本第１実施例に係
る入出力バッファ回路は、外部の信号を入出力する入出
力端子７と、静電破壊保護用素子１２と、入出力端子７
に信号を出力する出力回路１３と、入出力端子７からの
信号を入力する入力回路１０と、第１の電源Ｖｃｃ１で
駆動される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ
−タ５から構成される入出力コントロ−ル回路１１とよ
り構成されている。
る入出力バッファ回路は、外部の信号を入出力する入出
力端子７と、静電破壊保護用素子１２と、入出力端子７
に信号を出力する出力回路１３と、入出力端子７からの
信号を入力する入力回路１０と、第１の電源Ｖｃｃ１で
駆動される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ
−タ５から構成される入出力コントロ−ル回路１１とよ
り構成されている。
【００３８】また、出力回路１３は、第１の電源Ｖｃｃ
１と入出力端子７の間に挿入されＮ型の基板ウエルを第
２の電源Ｖｃｃ２に接続した第１のＰＭＯＳ Ｐ１と、
一端を前記第１のＰＭＯＳ Ｐ１のゲ−ト端子に他端を
前記入出力コントロ−ル回路１１の２入力ＮＡＮＤ３の
出力端子にゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ
接続した第１のＮＭＯＳ Ｎ０１と、一端を前記第１の
ＰＭＯＳ Ｐ１のゲ−ト端子に他端を前記入出力端子７
にゲ−ト端子を第１の電源Ｖｃｃ１に基板Ｎウエルを第
２の電源Ｖｃｃ２にそれぞれ接続した第２のＰＭＯＳ
Ｐ２と、一端を接地電位端子にゲ−ト端子を前記入出力
コントロ−ル回路１１の２入力ＮＯＲ回路４の出力端子
に接続した第２のＮＭＯＳ Ｎ０２と、一端を前記入出
力端子７に他端を前記第２のＮＭＯＳ Ｎ０２の他端に
ゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ接続した第
３のＮＭＯＳ Ｎ０３と、一端を前記入出力コントロ−
ル回路１１の２入力ＮＡＮＤ３の出力端子に他端を前記
第１のＰＭＯＳ Ｐ１のゲ−ト端子にゲ−ト端子を前記
入出力端子７に基板Ｎウエルを第２の電源Ｖｃｃ２にそ
れぞれ接続した第３のＰＭＯＳ Ｐ３とから構成されて
いる。
１と入出力端子７の間に挿入されＮ型の基板ウエルを第
２の電源Ｖｃｃ２に接続した第１のＰＭＯＳ Ｐ１と、
一端を前記第１のＰＭＯＳ Ｐ１のゲ−ト端子に他端を
前記入出力コントロ−ル回路１１の２入力ＮＡＮＤ３の
出力端子にゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ
接続した第１のＮＭＯＳ Ｎ０１と、一端を前記第１の
ＰＭＯＳ Ｐ１のゲ−ト端子に他端を前記入出力端子７
にゲ−ト端子を第１の電源Ｖｃｃ１に基板Ｎウエルを第
２の電源Ｖｃｃ２にそれぞれ接続した第２のＰＭＯＳ
Ｐ２と、一端を接地電位端子にゲ−ト端子を前記入出力
コントロ−ル回路１１の２入力ＮＯＲ回路４の出力端子
に接続した第２のＮＭＯＳ Ｎ０２と、一端を前記入出
力端子７に他端を前記第２のＮＭＯＳ Ｎ０２の他端に
ゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ接続した第
３のＮＭＯＳ Ｎ０３と、一端を前記入出力コントロ−
ル回路１１の２入力ＮＡＮＤ３の出力端子に他端を前記
第１のＰＭＯＳ Ｐ１のゲ−ト端子にゲ−ト端子を前記
入出力端子７に基板Ｎウエルを第２の電源Ｖｃｃ２にそ
れぞれ接続した第３のＰＭＯＳ Ｐ３とから構成されて
いる。
【００３９】また、静電破壊用保護素子１２は、アノ−
ドを前記入出力端子７にカソ−ドを第２の電源Ｖｃｃ２
に接続した第１の一方向導電性素子（たとえばダイオ−
ド）Ｄ１と、アノ−ドを接地電位端子にカソ−ドを前記
入出力端子７に接続した第２の一方向導電性素子（たと
えばダイオ−ド）Ｄ２とから構成される。
ドを前記入出力端子７にカソ−ドを第２の電源Ｖｃｃ２
に接続した第１の一方向導電性素子（たとえばダイオ−
ド）Ｄ１と、アノ−ドを接地電位端子にカソ−ドを前記
入出力端子７に接続した第２の一方向導電性素子（たと
えばダイオ−ド）Ｄ２とから構成される。
【００４０】また、入力回路１０は、一端を前記入出力
端子７に他端をＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５から
なるインバ−タの入力端子にゲ−ト端子を第１の電源Ｖ
ｃｃ１にそれぞれ接続した第４のＮＭＯＳ Ｎ０４と、
一端を第１の電源Ｖｃｃ１に他端を前記インバ−タの入
力端子にゲ−ト端子を前記インバ−タの出力端子に基板
Ｎウエルを第１の電源Ｖｃｃ１にそれぞれ接続した第４
のＰＭＯＳ Ｐ４を含んで構成される。
端子７に他端をＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５から
なるインバ−タの入力端子にゲ−ト端子を第１の電源Ｖ
ｃｃ１にそれぞれ接続した第４のＮＭＯＳ Ｎ０４と、
一端を第１の電源Ｖｃｃ１に他端を前記インバ−タの入
力端子にゲ−ト端子を前記インバ−タの出力端子に基板
Ｎウエルを第１の電源Ｖｃｃ１にそれぞれ接続した第４
のＰＭＯＳ Ｐ４を含んで構成される。
【００４１】なお、各ＰＭＯＳおよびＮＭＯＳの型は、
エンハンス型ある。
エンハンス型ある。
【００４２】以下、本第１実施例に係る入出力バッファ
回路の動作について説明する。
回路の動作について説明する。
【００４３】まず、入出力バッファ回路が出力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【００４４】まず、入出力端子７に”Ｈ”レベルを出力
する場合、図１に示した論理回路部２００は、デ−タ信
号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベルにする。その
結果、入出力コントロ−ル回路１１によって、２入力Ｎ
ＡＮＤ３と２入力ＮＯＲ４の出力端子がＧＮＤレベルに
なる。したがい、出力回路１３において、ＰＭＯＳＰ１
とＮＭＯＳ Ｎ０２のゲ−ト端子にはＧＮＤレベルが印
加されるので、ＰＭＯＳ Ｐ１はオンし、ＮＭＯＳ Ｎ
０２はオフする。この結果、入出力端子７は”Ｈ”レベ
ルになる。なお、この際、ＰＭＯＳ Ｐ２とＰ３はオフ
状態となるので動作に無関係である。
する場合、図１に示した論理回路部２００は、デ−タ信
号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベルにする。その
結果、入出力コントロ−ル回路１１によって、２入力Ｎ
ＡＮＤ３と２入力ＮＯＲ４の出力端子がＧＮＤレベルに
なる。したがい、出力回路１３において、ＰＭＯＳＰ１
とＮＭＯＳ Ｎ０２のゲ−ト端子にはＧＮＤレベルが印
加されるので、ＰＭＯＳ Ｐ１はオンし、ＮＭＯＳ Ｎ
０２はオフする。この結果、入出力端子７は”Ｈ”レベ
ルになる。なお、この際、ＰＭＯＳ Ｐ２とＰ３はオフ
状態となるので動作に無関係である。
【００４５】次に、入出力端子７に”Ｌ”レベルを出力
する場合、論理回路部２００は、デ−タ信号Ｄを”Ｌ”
レベルにし、イネ−ブル信号ＥＮを”Ｈ”レベルにす
る。その結果、入出力コントロ−ル回路１１によって、
２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＶｃｃ
１レベルになる。したがい、出力回路１３のＰＭＯＳＰ
１のゲ−ト端子には、”Ｈ”レベルが印加され、ＮＭＯ
Ｓ Ｎ０２のゲ−ト端子にはＶｃｃ１レベルが印加され
る。この結果、ＰＭＯＳ Ｐ１はオフし、ＮＭＯＳ Ｎ
０２はオンするので、入出力端子７は”Ｌ”レベルにな
る。同時にＰＭＯＳ Ｐ３がオンし、ＰＭＯＳ Ｐ１の
ゲ−ト端子は、Ｖｃｃ１レベルまで上昇するので、ＰＭ
ＯＳ Ｐ１は完全にオフとなる。したがい、先に示した
従来の回路のように、リ−ク電流を防ぐために、ＮＭＯ
Ｓ Ｎ０１のしきい値電圧を小さくするとか、ＰＭＯＳ
Ｐ１のしきい値電圧の絶対値を大きくする等のプロセ
ス上の工夫をする必要がない。なお、この際、ＰＭＯＳ
Ｐ２はオフ状態であり、動作に無関係である。
する場合、論理回路部２００は、デ−タ信号Ｄを”Ｌ”
レベルにし、イネ−ブル信号ＥＮを”Ｈ”レベルにす
る。その結果、入出力コントロ−ル回路１１によって、
２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＶｃｃ
１レベルになる。したがい、出力回路１３のＰＭＯＳＰ
１のゲ−ト端子には、”Ｈ”レベルが印加され、ＮＭＯ
Ｓ Ｎ０２のゲ−ト端子にはＶｃｃ１レベルが印加され
る。この結果、ＰＭＯＳ Ｐ１はオフし、ＮＭＯＳ Ｎ
０２はオンするので、入出力端子７は”Ｌ”レベルにな
る。同時にＰＭＯＳ Ｐ３がオンし、ＰＭＯＳ Ｐ１の
ゲ−ト端子は、Ｖｃｃ１レベルまで上昇するので、ＰＭ
ＯＳ Ｐ１は完全にオフとなる。したがい、先に示した
従来の回路のように、リ−ク電流を防ぐために、ＮＭＯ
Ｓ Ｎ０１のしきい値電圧を小さくするとか、ＰＭＯＳ
Ｐ１のしきい値電圧の絶対値を大きくする等のプロセ
ス上の工夫をする必要がない。なお、この際、ＰＭＯＳ
Ｐ２はオフ状態であり、動作に無関係である。
【００４６】次に、入出力バッファ回路が入力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【００４７】この場合、論理回路部２００は、イネ−ブ
ル信号ＥＮを”Ｌ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３の出力
端子はＶｃｃ１レベルになり、２入力ＮＯＲ４の出力端
子はＧＮＤレベルになる。
ル信号ＥＮを”Ｌ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３の出力
端子はＶｃｃ１レベルになり、２入力ＮＯＲ４の出力端
子はＧＮＤレベルになる。
【００４８】入出力端子７に”Ｌ”レベルが入力される
場合、出力回路１３では、ＰＭＯＳＰ３の働きによっ
て、ＰＭＯＳ Ｐ１のゲ−ト端子はＶｃｃ１レベルにな
り、ＰＭＯＳ Ｐ１は完全にオフする。また、ＮＭＯＳ
Ｎ０２のゲ−ト端子はＧＮＤレベルになっているの
で、ＮＭＯＳ Ｎ０２はオフしている。したがい、出力
回路１３の出力はハイインピ−ダンス状態となる。
場合、出力回路１３では、ＰＭＯＳＰ３の働きによっ
て、ＰＭＯＳ Ｐ１のゲ−ト端子はＶｃｃ１レベルにな
り、ＰＭＯＳ Ｐ１は完全にオフする。また、ＮＭＯＳ
Ｎ０２のゲ−ト端子はＧＮＤレベルになっているの
で、ＮＭＯＳ Ｎ０２はオフしている。したがい、出力
回路１３の出力はハイインピ−ダンス状態となる。
【００４９】また、入出力端子７に”Ｈ”レベルが入力
される場合、出力回路１３では、そのレベルがＶｃｃ１
＋｜Ｖｔｐ｜を越えると、そのレベルがオンとなるＰＭ
ＯＳＰ２を介してＰＭＯＳ Ｐ１のゲ−ト端子に伝わ
る。ここで、ＶｔｐはＰＭＯＳ Ｐ２のしきい値電圧で
ある。これにより、ＰＭＯＳ Ｐ１は完全にオフし、入
出力端子７からＰＭＯＳ Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。なお、この際、ＰＭＯＳ
Ｐ１のゲ−ト電位が、２入力ＮＡＮＤ３の出力電位Ｖ
ｃｃ１より高くなるが、ＮＭＯＳ Ｎ０１によって分離
されているので問題は生じない。また、ＮＭＯＳ Ｎ０
２のゲ−ト電位はＧＮＤレベルであり、ＮＭＯＳ Ｎ０
２はオフしている。したがい、出力はハイインピ−ダン
ス状態となっている。また、ＰＭＯＳ Ｐ１，Ｐ２，Ｐ
３の基板であるＮウエルを電源Ｖｃｃ２に接続している
ので、入出力端子７に電源Ｖｃｃ２と同電位の信号が入
力してもドレインとＮウエルが順バイアスされることが
なく、リ−ク電流が流れることはない。
される場合、出力回路１３では、そのレベルがＶｃｃ１
＋｜Ｖｔｐ｜を越えると、そのレベルがオンとなるＰＭ
ＯＳＰ２を介してＰＭＯＳ Ｐ１のゲ−ト端子に伝わ
る。ここで、ＶｔｐはＰＭＯＳ Ｐ２のしきい値電圧で
ある。これにより、ＰＭＯＳ Ｐ１は完全にオフし、入
出力端子７からＰＭＯＳ Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。なお、この際、ＰＭＯＳ
Ｐ１のゲ−ト電位が、２入力ＮＡＮＤ３の出力電位Ｖ
ｃｃ１より高くなるが、ＮＭＯＳ Ｎ０１によって分離
されているので問題は生じない。また、ＮＭＯＳ Ｎ０
２のゲ−ト電位はＧＮＤレベルであり、ＮＭＯＳ Ｎ０
２はオフしている。したがい、出力はハイインピ−ダン
ス状態となっている。また、ＰＭＯＳ Ｐ１，Ｐ２，Ｐ
３の基板であるＮウエルを電源Ｖｃｃ２に接続している
ので、入出力端子７に電源Ｖｃｃ２と同電位の信号が入
力してもドレインとＮウエルが順バイアスされることが
なく、リ−ク電流が流れることはない。
【００５０】一方、入力回路１０では、入出力端子７か
ら”Ｈ”レベルが入力されると、ＮＭＯＳ Ｎ０４によ
って、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５から構成され
るインバ−タの入力端子のレベルがＶｃｃ１−Ｖｔｎ4
まで上昇する。ここで、Ｖｔｎ4はＮＭＯＳ Ｎ０４の
しきい値電圧である。これを受けて、ＰＭＯＳ Ｐ５と
ＮＭＯＳ Ｎ０５から構成されるインバ−タの出力端子
レベルが”Ｌ”レベルに下がり、インバ−タ６の”Ｈ”
レベル出力がチップ内部に伝達される。その際、ＰＭＯ
Ｓ Ｐ５とＮＭＯＳ Ｎ０５から構成されるインバ−タ
の出力端子レベルをゲ−ト端子に受けるＰＭＯＳ Ｐ４
の働きによって、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５か
ら構成されるインバ−タの入力端子のレベルがＶｃｃ１
まで上昇し、ＰＭＯＳ Ｐ５は完全にオフする。したが
い、ＰＭＯＳ Ｐ５とＮＭＯＳＮ０５から構成されるイ
ンバ−タを流れるリ−ク電流は生じない。
ら”Ｈ”レベルが入力されると、ＮＭＯＳ Ｎ０４によ
って、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５から構成され
るインバ−タの入力端子のレベルがＶｃｃ１−Ｖｔｎ4
まで上昇する。ここで、Ｖｔｎ4はＮＭＯＳ Ｎ０４の
しきい値電圧である。これを受けて、ＰＭＯＳ Ｐ５と
ＮＭＯＳ Ｎ０５から構成されるインバ−タの出力端子
レベルが”Ｌ”レベルに下がり、インバ−タ６の”Ｈ”
レベル出力がチップ内部に伝達される。その際、ＰＭＯ
Ｓ Ｐ５とＮＭＯＳ Ｎ０５から構成されるインバ−タ
の出力端子レベルをゲ−ト端子に受けるＰＭＯＳ Ｐ４
の働きによって、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５か
ら構成されるインバ−タの入力端子のレベルがＶｃｃ１
まで上昇し、ＰＭＯＳ Ｐ５は完全にオフする。したが
い、ＰＭＯＳ Ｐ５とＮＭＯＳＮ０５から構成されるイ
ンバ−タを流れるリ−ク電流は生じない。
【００５１】次に、入出力端子７から”Ｌ”レベルが入
力されると、入力回路１０では、ＮＭＯＳ Ｎ０４によ
って、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５から構成され
るインバ−タの入力端子のレベルがＧＮＤレベルにな
る。これを受けて、ＰＭＯＳＰ５とＮＭＯＳ Ｎ０５か
ら構成されるインバ−タの出力端子レベルが”Ｈ”レベ
ルになり、インバ−タ６の”Ｌ”レベル出力がチップ内
部に伝達される。
力されると、入力回路１０では、ＮＭＯＳ Ｎ０４によ
って、ＰＭＯＳ Ｐ５とＮＭＯＳ Ｎ０５から構成され
るインバ−タの入力端子のレベルがＧＮＤレベルにな
る。これを受けて、ＰＭＯＳＰ５とＮＭＯＳ Ｎ０５か
ら構成されるインバ−タの出力端子レベルが”Ｈ”レベ
ルになり、インバ−タ６の”Ｌ”レベル出力がチップ内
部に伝達される。
【００５２】なお、静電破壊用保護素子１２のダイオ−
ドＤ１のカソ−ドを電源Ｖｃｃ２に接続しているので、
入出力端子７に電源Ｖｃｃ２と同電位の信号が入力して
もダイオ−ドＤ１が導通することはない。
ドＤ１のカソ−ドを電源Ｖｃｃ２に接続しているので、
入出力端子７に電源Ｖｃｃ２と同電位の信号が入力して
もダイオ−ドＤ１が導通することはない。
【００５３】以上のように、本第１実施例に係る入出力
バッファ回路によれば、プロセス工程を増加することな
く、自身の電源電圧（Ｖｃｃ１）より高い電源電圧（Ｖ
ｃｃ２）レベルで信号を入出力する装置と入出力を行う
ことのできるＣＭＯＳタイプの入出力バッファ回路を得
ることができる。
バッファ回路によれば、プロセス工程を増加することな
く、自身の電源電圧（Ｖｃｃ１）より高い電源電圧（Ｖ
ｃｃ２）レベルで信号を入出力する装置と入出力を行う
ことのできるＣＭＯＳタイプの入出力バッファ回路を得
ることができる。
【００５４】以下、入出力バッファ回路１００の第２の
実施例について説明する。
実施例について説明する。
【００５５】本第２実施例に係る入出力バッファ回路
は、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
は、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
【００５６】図３に、本第２実施例に係る入出力バッフ
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
【００５７】図示するように、本第２実施例では、入出
力コントロ−ル回路１１は、イネ−ブル信号ＥＮを反転
する第１の電源Ｖｃｃ１で駆動されるインバ−タ８のみ
で構成される。また、出力回路１３は、第１の電源Ｖｃ
ｃ１と入出力端子７の間に挿入されＮ型の基板ウエルを
第２の電源Ｖｃｃ２に接続した第１のＰＭＯＳ Ｐ１と
第６のＰＭＯＳ Ｐ６と、一端を前記第１のＰＭＯＳ
Ｐ１のゲ−ト端子に他端を前記インバ−タ８の出力端子
にゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ接続した
第１のＮＭＯＳ Ｎ０１と、一端を前記第１のＰＭＯＳ
Ｐ１のゲ−ト端子に他端を前記入出力端子７にゲ−ト
端子を第１の電源Ｖｃｃ１に基板Ｎウエルを第２の電源
Ｖｃｃ２にそれぞれ接続した第２のＰＭＯＳ Ｐ２と、
一端を接地電位端子にゲ−ト端子をイネ−ブル信号ＥＮ
に接続した第２のＮＭＯＳ Ｎ０２と、一端を前記入出
力端子７に他端を前記第２のＮＭＯＳ Ｎ０２にゲ−ト
端子を第６のＰＭＯＳ Ｐ６のゲ−ト端子とデ−タ信号
Ｄにそれぞれ接続した第３のＮＭＯＳ Ｎ０３と、一端
を前記インバ−タ８の出力端子に他端を前記第１のＰＭ
ＯＳ Ｐ１のゲ−ト端子にゲ−ト端子を前記入出力端子
７に基板Ｎウエルを第２の電源Ｖｃｃ２にそれぞれ接続
した第３のＰＭＯＳ Ｐ３とから構成される。
力コントロ−ル回路１１は、イネ−ブル信号ＥＮを反転
する第１の電源Ｖｃｃ１で駆動されるインバ−タ８のみ
で構成される。また、出力回路１３は、第１の電源Ｖｃ
ｃ１と入出力端子７の間に挿入されＮ型の基板ウエルを
第２の電源Ｖｃｃ２に接続した第１のＰＭＯＳ Ｐ１と
第６のＰＭＯＳ Ｐ６と、一端を前記第１のＰＭＯＳ
Ｐ１のゲ−ト端子に他端を前記インバ−タ８の出力端子
にゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ接続した
第１のＮＭＯＳ Ｎ０１と、一端を前記第１のＰＭＯＳ
Ｐ１のゲ−ト端子に他端を前記入出力端子７にゲ−ト
端子を第１の電源Ｖｃｃ１に基板Ｎウエルを第２の電源
Ｖｃｃ２にそれぞれ接続した第２のＰＭＯＳ Ｐ２と、
一端を接地電位端子にゲ−ト端子をイネ−ブル信号ＥＮ
に接続した第２のＮＭＯＳ Ｎ０２と、一端を前記入出
力端子７に他端を前記第２のＮＭＯＳ Ｎ０２にゲ−ト
端子を第６のＰＭＯＳ Ｐ６のゲ−ト端子とデ−タ信号
Ｄにそれぞれ接続した第３のＮＭＯＳ Ｎ０３と、一端
を前記インバ−タ８の出力端子に他端を前記第１のＰＭ
ＯＳ Ｐ１のゲ−ト端子にゲ−ト端子を前記入出力端子
７に基板Ｎウエルを第２の電源Ｖｃｃ２にそれぞれ接続
した第３のＰＭＯＳ Ｐ３とから構成される。
【００５８】以下、本第２実施例に係る出力回路１３の
動作について説明する。
動作について説明する。
【００５９】まず、入出力バッファ回路が出力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【００６０】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブル信号
ＥＮを”Ｈ”レベルにする。その結果、ＰＭＯＳ Ｐ１
とＰＭＯＳ Ｐ６のゲ−ト端子にはＧＮＤレベルが印加
されるので、ＰＭＯＳ Ｐ１とＰＭＯＳ Ｐ６はオンす
る。また、ＮＭＯＳ Ｎ０２はオンするがＮＭＯＳＮ０
３はオフする。この結果、入出力端子７は”Ｈ”レベル
になる。なお。この際、ＰＭＯＳ Ｐ２とＰ３はオフ状
態となり動作に無関係である。
合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブル信号
ＥＮを”Ｈ”レベルにする。その結果、ＰＭＯＳ Ｐ１
とＰＭＯＳ Ｐ６のゲ−ト端子にはＧＮＤレベルが印加
されるので、ＰＭＯＳ Ｐ１とＰＭＯＳ Ｐ６はオンす
る。また、ＮＭＯＳ Ｎ０２はオンするがＮＭＯＳＮ０
３はオフする。この結果、入出力端子７は”Ｈ”レベル
になる。なお。この際、ＰＭＯＳ Ｐ２とＰ３はオフ状
態となり動作に無関係である。
【００６１】一方、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｈ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、ＮＭＯＳ
Ｎ０２とＮ０３のゲ−ト端子にはＶｃｃ１レベルが印
加されるので、ＮＭＯＳ Ｎ０２とＮ０３はオンする。
また、ＰＭＯＳ Ｐ１はオンするが、ＰＭＯＳ Ｐ６は
オフする。この結果、入出力端子７は”Ｌ”レベルにな
る。この際、ＰＭＯＳＰ２はオフ状態であり、動作に無
関係である。
する場合、デ−タ信号Ｄを”Ｈ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、ＮＭＯＳ
Ｎ０２とＮ０３のゲ−ト端子にはＶｃｃ１レベルが印
加されるので、ＮＭＯＳ Ｎ０２とＮ０３はオンする。
また、ＰＭＯＳ Ｐ１はオンするが、ＰＭＯＳ Ｐ６は
オフする。この結果、入出力端子７は”Ｌ”レベルにな
る。この際、ＰＭＯＳＰ２はオフ状態であり、動作に無
関係である。
【００６２】次に、入出力バッファ回路が入力バッファ
として動作する場合について説明する。この時、イネ−
ブル信号ＥＮを”Ｌ”レベルにする。その結果、インバ
−タ８の出力端子はＶｃｃ１レベルになる。
として動作する場合について説明する。この時、イネ−
ブル信号ＥＮを”Ｌ”レベルにする。その結果、インバ
−タ８の出力端子はＶｃｃ１レベルになる。
【００６３】入出力端子７に”Ｌ”レベルが入力される
場合、ＰＭＯＳ Ｐ３の働きによって、ＰＭＯＳ Ｐ１
のゲ−ト端子はＶｃｃ１レベルになり、ＰＭＯＳ Ｐ１
は完全にオフする。また、ＮＭＯＳ Ｎ０２のゲ−ト端
子はＧＮＤレベルになっているので、ＮＭＯＳ Ｎ０２
はオフしている。したがい、出力はハイインピ−ダンス
状態となる。
場合、ＰＭＯＳ Ｐ３の働きによって、ＰＭＯＳ Ｐ１
のゲ−ト端子はＶｃｃ１レベルになり、ＰＭＯＳ Ｐ１
は完全にオフする。また、ＮＭＯＳ Ｎ０２のゲ−ト端
子はＧＮＤレベルになっているので、ＮＭＯＳ Ｎ０２
はオフしている。したがい、出力はハイインピ−ダンス
状態となる。
【００６４】一方、入出力端子７に”Ｈ”レベルが入力
される場合、そのレベルがＶｃｃ１＋｜Ｖｔｐ｜を越え
ると、そのレベルがオンとなるＰＭＯＳ Ｐ２を介して
ＰＭＯＳ Ｐ１のゲ−ト端子に伝わる。ここで、Ｖｔｐ
はＰＭＯＳ Ｐ２のしきい値電圧である。したがい、Ｐ
ＭＯＳ Ｐ１は完全にオフしている。よって、入出力端
子７からＰＭＯＳ Ｐ６，Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。その際、ＰＭＯＳ Ｐ１
のゲ−ト電位が、インバ−タの出力電位Ｖｃｃ１より高
くなるが、ＮＭＯＳ Ｎ０１によって分離されているの
で問題ない。また、ＮＭＯＳ Ｎ０２のゲ−ト電位はＧ
ＮＤレベルであり、ＮＭＯＳ Ｎ０２はオフしている。
したがい、出力回路はハイインピ−ダンス状態である。
また、ＰＭＯＳ Ｐ１，Ｐ２，Ｐ３の基板であるＮウエ
ルを電源Ｖｃｃ２に接続しているので、入出力端子７に
電源Ｖｃｃ２と同電位の信号が入力してもドレインとＮ
ウエルが順バイアスされることはない。
される場合、そのレベルがＶｃｃ１＋｜Ｖｔｐ｜を越え
ると、そのレベルがオンとなるＰＭＯＳ Ｐ２を介して
ＰＭＯＳ Ｐ１のゲ−ト端子に伝わる。ここで、Ｖｔｐ
はＰＭＯＳ Ｐ２のしきい値電圧である。したがい、Ｐ
ＭＯＳ Ｐ１は完全にオフしている。よって、入出力端
子７からＰＭＯＳ Ｐ６，Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。その際、ＰＭＯＳ Ｐ１
のゲ−ト電位が、インバ−タの出力電位Ｖｃｃ１より高
くなるが、ＮＭＯＳ Ｎ０１によって分離されているの
で問題ない。また、ＮＭＯＳ Ｎ０２のゲ−ト電位はＧ
ＮＤレベルであり、ＮＭＯＳ Ｎ０２はオフしている。
したがい、出力回路はハイインピ−ダンス状態である。
また、ＰＭＯＳ Ｐ１，Ｐ２，Ｐ３の基板であるＮウエ
ルを電源Ｖｃｃ２に接続しているので、入出力端子７に
電源Ｖｃｃ２と同電位の信号が入力してもドレインとＮ
ウエルが順バイアスされることはない。
【００６５】以上のように、本第２実施例によっても、
プロセス工程を増加することなく、自身の電源電圧（Ｖ
ｃｃ１）より高い電源電圧（Ｖｃｃ２）レベルで信号を
入出力するデバイスとの間で信号の入出力を行うことの
できるＣＭＯＳタイプの入出力バッファ回路を提供する
ことができる。
プロセス工程を増加することなく、自身の電源電圧（Ｖ
ｃｃ１）より高い電源電圧（Ｖｃｃ２）レベルで信号を
入出力するデバイスとの間で信号の入出力を行うことの
できるＣＭＯＳタイプの入出力バッファ回路を提供する
ことができる。
【００６６】以下、入出力バッファ回路１００の第３の
実施例について説明する。
実施例について説明する。
【００６７】本第３実施例に係る入出力バッファ回路
も、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
も、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
【００６８】図４に、本第３実施例に係る入出力バッフ
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
【００６９】図示するように、本第３実施例では、入出
力コントロ−ル回路１１は、イネ−ブル信号ＥＮとデ−
タ信号Ｄを受け第１の電源Ｖｃｃ１で駆動される２入力
ＮＡＮＤ９とイネ−ブル信号ＥＮを反転するインバ−タ
８とより構成される。また、出力回路１３は、第１の電
源Ｖｃｃ１と入出力端子７の間に挿入されＮ型の基板ウ
エルを第２の電源Ｖｃｃ２に接続した第１のＰＭＯＳ
Ｐ１と第６のＰＭＯＳＰ６と、一端を前記第１のＰＭＯ
Ｓ Ｐ１のゲ−ト端子に他端を前記インバ−タ８の出力
端子にゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ接続
した第１のＮＭＯＳ Ｎ０１と、一端を前記第１のＰＭ
ＯＳ Ｐ１のゲ−ト端子に他端を前記入出力端子７にゲ
−ト端子を第１の電源Ｖｃｃ１に基板Ｎウエルを第２の
電源Ｖｃｃ２にそれぞれ接続した第２のＰＭＯＳ Ｐ２
と、一端を接地電位端子にゲ−ト端子をイネ−ブル信号
ＥＮに接続した第２のＮＭＯＳ Ｎ０２と、一端を前記
入出力端子７に他端を前記第２のＮＭＯＳ Ｎ０２の他
端にゲ−ト端子を前記２入力ＮＡＮＤ９の出力端子とＰ
ＭＯＳ Ｐ６のゲ−ト端子にそれぞれ接続した第３のＮ
ＭＯＳ Ｎ０３とから構成される。
力コントロ−ル回路１１は、イネ−ブル信号ＥＮとデ−
タ信号Ｄを受け第１の電源Ｖｃｃ１で駆動される２入力
ＮＡＮＤ９とイネ−ブル信号ＥＮを反転するインバ−タ
８とより構成される。また、出力回路１３は、第１の電
源Ｖｃｃ１と入出力端子７の間に挿入されＮ型の基板ウ
エルを第２の電源Ｖｃｃ２に接続した第１のＰＭＯＳ
Ｐ１と第６のＰＭＯＳＰ６と、一端を前記第１のＰＭＯ
Ｓ Ｐ１のゲ−ト端子に他端を前記インバ−タ８の出力
端子にゲ−ト端子を第１の電源Ｖｃｃ１にそれぞれ接続
した第１のＮＭＯＳ Ｎ０１と、一端を前記第１のＰＭ
ＯＳ Ｐ１のゲ−ト端子に他端を前記入出力端子７にゲ
−ト端子を第１の電源Ｖｃｃ１に基板Ｎウエルを第２の
電源Ｖｃｃ２にそれぞれ接続した第２のＰＭＯＳ Ｐ２
と、一端を接地電位端子にゲ−ト端子をイネ−ブル信号
ＥＮに接続した第２のＮＭＯＳ Ｎ０２と、一端を前記
入出力端子７に他端を前記第２のＮＭＯＳ Ｎ０２の他
端にゲ−ト端子を前記２入力ＮＡＮＤ９の出力端子とＰ
ＭＯＳ Ｐ６のゲ−ト端子にそれぞれ接続した第３のＮ
ＭＯＳ Ｎ０３とから構成される。
【００７０】以下、本第３実施例に係る出力回路の動作
について説明する。
について説明する。
【００７１】まず、入出力バッファ回路が、出力バッフ
ァとして動作する場合について説明する。
ァとして動作する場合について説明する。
【００７２】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、インバ−タ８と２入力ＮＡＮＤ９の
出力端子がＧＮＤレベルになる。したがい、ＰＭＯＳ
Ｐ１，Ｐ６とＮＭＯＳ Ｎ０３のゲ−ト端子にはＧＮＤ
レベルが印加されるので、ＰＭＯＳ Ｐ１，Ｐ６はオン
し、ＮＭＯＳ Ｎ０３はオフする。この結果、入出力端
子７は”Ｈ”レベルになる。この際、ＰＭＯＳ Ｐ２は
オフ状態であり動作に無関係である。
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、インバ−タ８と２入力ＮＡＮＤ９の
出力端子がＧＮＤレベルになる。したがい、ＰＭＯＳ
Ｐ１，Ｐ６とＮＭＯＳ Ｎ０３のゲ−ト端子にはＧＮＤ
レベルが印加されるので、ＰＭＯＳ Ｐ１，Ｐ６はオン
し、ＮＭＯＳ Ｎ０３はオフする。この結果、入出力端
子７は”Ｈ”レベルになる。この際、ＰＭＯＳ Ｐ２は
オフ状態であり動作に無関係である。
【００７３】一方、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、２入力Ｎ
ＡＮＤ９の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ６、ＮＭＯＳＮ０２、Ｎ０３のゲ−ト
端子にはＶｃｃ１レベルが印加される。この結果、、Ｐ
ＭＯＳ Ｐ６はオフし、ＮＭＯＳ Ｎ０２，Ｎ０３はオ
ンするので、入出力端子７は”Ｌ”レベルになる。ＰＭ
ＯＳ Ｐ６が完全にオフとなるので、ＮＭＯＳＮ０１の
しきい値電圧を小さくするとか、ＰＭＯＳ Ｐ１のしき
い値電圧の絶対値を大きくする等のプロセス上の工夫を
しなくても、リ−ク電流を防ぐことができる。なお、こ
の際、ＰＭＯＳ Ｐ２はオフ状態であり、動作に無関係
である。 次に、入出力バッファ回路が入力バッファ動
作する場合について説明する。
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、２入力Ｎ
ＡＮＤ９の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ６、ＮＭＯＳＮ０２、Ｎ０３のゲ−ト
端子にはＶｃｃ１レベルが印加される。この結果、、Ｐ
ＭＯＳ Ｐ６はオフし、ＮＭＯＳ Ｎ０２，Ｎ０３はオ
ンするので、入出力端子７は”Ｌ”レベルになる。ＰＭ
ＯＳ Ｐ６が完全にオフとなるので、ＮＭＯＳＮ０１の
しきい値電圧を小さくするとか、ＰＭＯＳ Ｐ１のしき
い値電圧の絶対値を大きくする等のプロセス上の工夫を
しなくても、リ−ク電流を防ぐことができる。なお、こ
の際、ＰＭＯＳ Ｐ２はオフ状態であり、動作に無関係
である。 次に、入出力バッファ回路が入力バッファ動
作する場合について説明する。
【００７４】この場合、イネ−ブル信号ＥＮを”Ｌ”レ
ベルにする。その結果、インバ−タ８と２入力ＮＡＮＤ
９の出力端子はＶｃｃ１レベルになる。
ベルにする。その結果、インバ−タ８と２入力ＮＡＮＤ
９の出力端子はＶｃｃ１レベルになる。
【００７５】そして、入出力端子７に”Ｌ”レベルが入
力される場合、ＰＭＯＳ Ｐ６のゲ−ト端子はＶｃｃ１
レベルであり、ＰＭＯＳ Ｐ６は完全にオフしている。
また、ＮＭＯＳ Ｎ０２のゲ−ト端子はＧＮＤレベルに
なっているので、ＮＭＯＳＮ０２はオフしている。した
がい、出力回路はハイインピ−ダンス状態となる。
力される場合、ＰＭＯＳ Ｐ６のゲ−ト端子はＶｃｃ１
レベルであり、ＰＭＯＳ Ｐ６は完全にオフしている。
また、ＮＭＯＳ Ｎ０２のゲ−ト端子はＧＮＤレベルに
なっているので、ＮＭＯＳＮ０２はオフしている。した
がい、出力回路はハイインピ−ダンス状態となる。
【００７６】一方、入出力端子７に”Ｈ”レベルが入力
される場合、そのレベルがＶｃｃ１＋｜Ｖｔｐ｜を越え
ると、そのレベルがオンとなるＰＭＯＳ Ｐ２を介して
ＰＭＯＳ Ｐ１のゲ−ト端子に伝わる。ここで、Ｖｔｐ
はＰＭＯＳ Ｐ２のしきい値電圧である。したがい、Ｐ
ＭＯＳ Ｐ１は完全にオフしている。よって、入出力端
子７からＰＭＯＳ Ｐ６、Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。その際、ＰＭＯＳ Ｐ１
のゲ−ト電位が、インバ−タ８の出力電位Ｖｃｃ１より
高くなるが、ＮＭＯＳ Ｎ０１によって分離されている
ので問題ない。また、ＮＭＯＳ Ｎ０２のゲ−ト電位は
ＧＮＤレベルであり、ＮＭＯＳ Ｎ０２はオフしてい
る。したがい、出力回路はハイインピ−ダンス状態であ
る。また、ＰＭＯＳ Ｐ１，Ｐ２，Ｐ６の基板であるＮ
ウエルを電源Ｖｃｃ２に接続しているので、入出力端子
７に電源Ｖｃｃ２と同電位の信号が入力してもドレイン
とＮウエルが順バイアスされることはない。
される場合、そのレベルがＶｃｃ１＋｜Ｖｔｐ｜を越え
ると、そのレベルがオンとなるＰＭＯＳ Ｐ２を介して
ＰＭＯＳ Ｐ１のゲ−ト端子に伝わる。ここで、Ｖｔｐ
はＰＭＯＳ Ｐ２のしきい値電圧である。したがい、Ｐ
ＭＯＳ Ｐ１は完全にオフしている。よって、入出力端
子７からＰＭＯＳ Ｐ６、Ｐ１を介して、電源Ｖｃｃ１
へのリ−クパスが遮断される。その際、ＰＭＯＳ Ｐ１
のゲ−ト電位が、インバ−タ８の出力電位Ｖｃｃ１より
高くなるが、ＮＭＯＳ Ｎ０１によって分離されている
ので問題ない。また、ＮＭＯＳ Ｎ０２のゲ−ト電位は
ＧＮＤレベルであり、ＮＭＯＳ Ｎ０２はオフしてい
る。したがい、出力回路はハイインピ−ダンス状態であ
る。また、ＰＭＯＳ Ｐ１，Ｐ２，Ｐ６の基板であるＮ
ウエルを電源Ｖｃｃ２に接続しているので、入出力端子
７に電源Ｖｃｃ２と同電位の信号が入力してもドレイン
とＮウエルが順バイアスされることはない。
【００７７】以上にように本第３実施例によっても、プ
ロセス工程を増加することなく、自身の電源電圧（Ｖｃ
ｃ１）より高い電源電圧（Ｖｃｃ２）レベルで信号を入
出力するデバイスとの間で入出力を行うことができるＣ
ＭＯＳタイプの入出力バッファ回路を提供することがで
きる。
ロセス工程を増加することなく、自身の電源電圧（Ｖｃ
ｃ１）より高い電源電圧（Ｖｃｃ２）レベルで信号を入
出力するデバイスとの間で入出力を行うことができるＣ
ＭＯＳタイプの入出力バッファ回路を提供することがで
きる。
【００７８】以下、入出力バッファ回路１００の第４の
実施例を説明する。
実施例を説明する。
【００７９】本第４実施例は、バイポ−ラトランジスタ
とＭＯＳトランジスタを同一基板上に成形したバイＣＭ
ＯＳタイプの半導体集積回路装置の入出力バッファに関
するものである。また、本第４実施例に係る入出力バッ
ファ回路には、前記第１〜３実施例と異なり、電源電圧
としてＶｃｃ１のみが供給される。
とＭＯＳトランジスタを同一基板上に成形したバイＣＭ
ＯＳタイプの半導体集積回路装置の入出力バッファに関
するものである。また、本第４実施例に係る入出力バッ
ファ回路には、前記第１〜３実施例と異なり、電源電圧
としてＶｃｃ１のみが供給される。
【００８０】本第４実施例に係る入出力バッファ回路
も、先に示した第１実施例に係る入出力バッファ回路
と、出力回路１３のみが異なるので、その他の部分の説
明を省略し、この部分のみを説明する。
も、先に示した第１実施例に係る入出力バッファ回路
と、出力回路１３のみが異なるので、その他の部分の説
明を省略し、この部分のみを説明する。
【００８１】図５に、本第４実施例に係る入出力バッフ
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
【００８２】図示するように、本第４実施例では、入出
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５から構成される。また、出力回路１３は、第１の電源
Ｖｃｃ１と入出力端子７の間に挿入されたＮＰＮバイポ
−ラトランジスタ（以下、単に「ＮＰＮ」と記す）Ｑ１
と、一端を第１の電源Ｖｃｃ１に他端を前記ＮＰＮ Ｑ
１のベ−ス端子にゲ−ト端子を前記入出力コントロ−ル
回路１１の２入力ＮＡＮＤ３の出力端子に基板Ｎウエル
を第１の電源Ｖｃｃ１にそれぞれ接続した第７のＰＭＯ
Ｓ Ｐ７と、一端をＮＰＮ Ｑ１のベ−ス端子に他端を
接地電位端子にゲ−ト端子を前記入出力コントロ−ル回
路１１の２入力ＮＡＮＤ３の出力端子にそれぞれ接続し
た第６のＮＭＯＳ Ｎ０６と、一端を接地電位端子にゲ
−ト端子を前記入出力コントロ−ル回路１１の２入力Ｎ
ＯＲ回路４の出力端子に接続した第２のＮＭＯＳ Ｎ０
２と、一端を前記入出力端子７に他端を前記第２のＮＭ
ＯＳ Ｎ０２にゲ−ト端子を第１の電源Ｖｃｃ１にそれ
ぞれ接続した第３のＮＭＯＳ Ｎ０３とから構成され
る。
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５から構成される。また、出力回路１３は、第１の電源
Ｖｃｃ１と入出力端子７の間に挿入されたＮＰＮバイポ
−ラトランジスタ（以下、単に「ＮＰＮ」と記す）Ｑ１
と、一端を第１の電源Ｖｃｃ１に他端を前記ＮＰＮ Ｑ
１のベ−ス端子にゲ−ト端子を前記入出力コントロ−ル
回路１１の２入力ＮＡＮＤ３の出力端子に基板Ｎウエル
を第１の電源Ｖｃｃ１にそれぞれ接続した第７のＰＭＯ
Ｓ Ｐ７と、一端をＮＰＮ Ｑ１のベ−ス端子に他端を
接地電位端子にゲ−ト端子を前記入出力コントロ−ル回
路１１の２入力ＮＡＮＤ３の出力端子にそれぞれ接続し
た第６のＮＭＯＳ Ｎ０６と、一端を接地電位端子にゲ
−ト端子を前記入出力コントロ−ル回路１１の２入力Ｎ
ＯＲ回路４の出力端子に接続した第２のＮＭＯＳ Ｎ０
２と、一端を前記入出力端子７に他端を前記第２のＮＭ
ＯＳ Ｎ０２にゲ−ト端子を第１の電源Ｖｃｃ１にそれ
ぞれ接続した第３のＮＭＯＳ Ｎ０３とから構成され
る。
【００８３】以下、本第４実施例に係る入出力回路の動
作について説明する。
作について説明する。
【００８４】まず、入出力バッファ回路が出力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【００８５】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＰＭＯＳ Ｐ７とＮＭＯ
Ｓ Ｎ０６，Ｎ０２のゲ−ト端子にはＧＮＤレベルが印
加されるので、ＰＭＯＳ Ｐ２はオンし、ＮＭＯＳ Ｎ
０６はオフし、ＮＰＮＱ１はオンする。また、ＮＭＯＳ
Ｎ０２はオフする。この結果、入出力端子７は”Ｈ”
レベルになる。
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＰＭＯＳ Ｐ７とＮＭＯ
Ｓ Ｎ０６，Ｎ０２のゲ−ト端子にはＧＮＤレベルが印
加されるので、ＰＭＯＳ Ｐ２はオンし、ＮＭＯＳ Ｎ
０６はオフし、ＮＰＮＱ１はオンする。また、ＮＭＯＳ
Ｎ０２はオフする。この結果、入出力端子７は”Ｈ”
レベルになる。
【００８６】一方、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ７とＮＭＯＳ Ｎ０６、Ｎ０２のゲ−
ト端子にはＶｃｃ１レベルが印加されるので、ＰＭＯＳ
Ｐ７はオフし、ＮＭＯＳ Ｎ０６はオンし、ＮＰＮ
Ｑ１はオフする。また、ＮＭＯＳ Ｎ０２はオンする。
この結果、入出力端子７は”Ｌ”レベルになる。
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ７とＮＭＯＳ Ｎ０６、Ｎ０２のゲ−
ト端子にはＶｃｃ１レベルが印加されるので、ＰＭＯＳ
Ｐ７はオフし、ＮＭＯＳ Ｎ０６はオンし、ＮＰＮ
Ｑ１はオフする。また、ＮＭＯＳ Ｎ０２はオンする。
この結果、入出力端子７は”Ｌ”レベルになる。
【００８７】次に、入出力バッファ回路が入力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【００８８】この場合は、イネ−ブル信号ＥＮを”Ｌ”
レベルにする。その結果、入出力コントロ−ル回路１１
によって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベ
ルになり、２入力ＮＯＲ４の出力端子はＧＮＤレベルに
なる。
レベルにする。その結果、入出力コントロ−ル回路１１
によって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベ
ルになり、２入力ＮＯＲ４の出力端子はＧＮＤレベルに
なる。
【００８９】そして、入出力端子７に”Ｌ”レベルが入
力される場合、２入力ＮＡＮＤ３の働きによって、ＰＭ
ＯＳ Ｐ７とＮＭＯＳ Ｎ０６のゲ−ト端子はＶｃｃ１
レベルになり、ＮＰＮ Ｑ１は完全にオフする。また、
ＮＭＯＳ Ｎ０２のゲ−ト端子はＧＮＤレベルになって
いるので、ＮＭＯＳ Ｎ０２はオフしている。したが
い、出力回路１３の出力はハイインピ−ダンス状態とな
る。
力される場合、２入力ＮＡＮＤ３の働きによって、ＰＭ
ＯＳ Ｐ７とＮＭＯＳ Ｎ０６のゲ−ト端子はＶｃｃ１
レベルになり、ＮＰＮ Ｑ１は完全にオフする。また、
ＮＭＯＳ Ｎ０２のゲ−ト端子はＧＮＤレベルになって
いるので、ＮＭＯＳ Ｎ０２はオフしている。したが
い、出力回路１３の出力はハイインピ−ダンス状態とな
る。
【００９０】一方、入出力端子７に”Ｈ”レベルが入力
される場合も、ベ−ス電位がＧＮＤ電位になっているＮ
ＰＮ Ｑ１は完全にオフしている。また、ＮＭＯＳ Ｎ
０２のゲ−ト電位はＧＮＤレベルであり、ＮＭＯＳ Ｎ
０２はオフしている。したがい、出力回路１３の出力は
ハイインピ−ダンス状態となる。
される場合も、ベ−ス電位がＧＮＤ電位になっているＮ
ＰＮ Ｑ１は完全にオフしている。また、ＮＭＯＳ Ｎ
０２のゲ−ト電位はＧＮＤレベルであり、ＮＭＯＳ Ｎ
０２はオフしている。したがい、出力回路１３の出力は
ハイインピ−ダンス状態となる。
【００９１】以上のように、本第４実施例によれば、Ｎ
ＰＮバイポ−ラトランジスタを用いることにより、リ−
ク電流を生じることなく、単一電源で、自身の電源電圧
（Ｖｃｃ１）より高い電源電圧（Ｖｃｃ２）レベルで信
号を入出力するデバイスとの間で入出力を行うことので
きるバイポ−ラ ＣＭＯＳ複合の入出力バッファ回路を
得ることができる。また、半導体基板としてＮ型を用い
ると、バイポ−ラトランジスタの形成として、Ｎ型基板
をコレクタに、Ｐウエルをベ−スに、Ｎ拡散層領域をエ
ミッタとすることができるので、プロセス工程を増加す
る必要はない。
ＰＮバイポ−ラトランジスタを用いることにより、リ−
ク電流を生じることなく、単一電源で、自身の電源電圧
（Ｖｃｃ１）より高い電源電圧（Ｖｃｃ２）レベルで信
号を入出力するデバイスとの間で入出力を行うことので
きるバイポ−ラ ＣＭＯＳ複合の入出力バッファ回路を
得ることができる。また、半導体基板としてＮ型を用い
ると、バイポ−ラトランジスタの形成として、Ｎ型基板
をコレクタに、Ｐウエルをベ−スに、Ｎ拡散層領域をエ
ミッタとすることができるので、プロセス工程を増加す
る必要はない。
【００９２】以下、入出力バッファ回路の第５の実施例
について説明する。
について説明する。
【００９３】本第５実施例も、バイポ−ラトランジスタ
とＭＯＳトランジスタを同一基板上に成形したバイＣＭ
ＯＳタイプの半導体集積回路装置の入出力バッファに関
するものであり、また、電源電圧としてＶｃｃ１のみが
供給される。
とＭＯＳトランジスタを同一基板上に成形したバイＣＭ
ＯＳタイプの半導体集積回路装置の入出力バッファに関
するものであり、また、電源電圧としてＶｃｃ１のみが
供給される。
【００９４】さて、本第５実施例に係る入出力バッファ
回路も、先に示した第１実施例に係る入出力バッファ回
路と、入出力コントロ−ル回路１１と出力回路１３のみ
が異なるので、その他の部分の説明を省略し、この部分
のみを説明する。
回路も、先に示した第１実施例に係る入出力バッファ回
路と、入出力コントロ−ル回路１１と出力回路１３のみ
が異なるので、その他の部分の説明を省略し、この部分
のみを説明する。
【００９５】図６に、本第５実施例に係る入出力バッフ
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
【００９６】図示するように、本第５実施例では、入出
力コントロ−ル回路１１は、イネ−ブル信号ＥＮを反転
する第１の電源Ｖｃｃ１で駆動されるインバ−タ８のみ
で構成される。また、出力回路１３は、第１の電源Ｖｃ
ｃ１と入出力端子７の間に挿入されたＮＰＮ Ｑ１と、
一端を第１の電源Ｖｃｃ１に他端を第９のＰＭＯＳＰ９
の一端にゲ−ト端子を前記インバ−タ８の出力端子に基
板Ｎウエルを第１の電源Ｖｃｃ１にそれぞれ接続した第
８のＰＭＯＳ Ｐ８と、一端を前記第８のＰＭＯＳ Ｐ
８の他端に他端を前記ＮＰＮ Ｑ１のベ−ス端子にゲ−
ト端子をデ−タ信号Ｄに基板Ｎウエルを第１の電源Ｖｃ
ｃ１にそれぞれ接続した第９のＰＭＯＳ Ｐ９と、一端
を接地電位端子にゲ−ト端子をイネ−ブル信号ＥＮに接
続した第２のＮＭＯＳ Ｎ０２と、一端を前記入出力端
子７に他端を前記第２のＮＭＯＳ Ｎ０２にゲ−ト端子
を前記デ−タ信号Ｄにそれぞれ接続した第３のＮＭＯＳ
Ｎ０３と、一端を前記ＮＰＮ Ｑ１のベ−ス端子に他端
を接地電位端子にゲ−ト端子を前記デ−タ信号Ｄにそれ
ぞれ接続した第７のＮＭＯＳ Ｎ０７と、一端を前記Ｎ
ＰＮ Ｑ１のベ−ス端子に他端を接地電位端子にゲ−ト
端子を前記インバ−タ８の出力端子にそれぞれ接続した
第８のＮＭＯＳ Ｎ０８とから構成される。
力コントロ−ル回路１１は、イネ−ブル信号ＥＮを反転
する第１の電源Ｖｃｃ１で駆動されるインバ−タ８のみ
で構成される。また、出力回路１３は、第１の電源Ｖｃ
ｃ１と入出力端子７の間に挿入されたＮＰＮ Ｑ１と、
一端を第１の電源Ｖｃｃ１に他端を第９のＰＭＯＳＰ９
の一端にゲ−ト端子を前記インバ−タ８の出力端子に基
板Ｎウエルを第１の電源Ｖｃｃ１にそれぞれ接続した第
８のＰＭＯＳ Ｐ８と、一端を前記第８のＰＭＯＳ Ｐ
８の他端に他端を前記ＮＰＮ Ｑ１のベ−ス端子にゲ−
ト端子をデ−タ信号Ｄに基板Ｎウエルを第１の電源Ｖｃ
ｃ１にそれぞれ接続した第９のＰＭＯＳ Ｐ９と、一端
を接地電位端子にゲ−ト端子をイネ−ブル信号ＥＮに接
続した第２のＮＭＯＳ Ｎ０２と、一端を前記入出力端
子７に他端を前記第２のＮＭＯＳ Ｎ０２にゲ−ト端子
を前記デ−タ信号Ｄにそれぞれ接続した第３のＮＭＯＳ
Ｎ０３と、一端を前記ＮＰＮ Ｑ１のベ−ス端子に他端
を接地電位端子にゲ−ト端子を前記デ−タ信号Ｄにそれ
ぞれ接続した第７のＮＭＯＳ Ｎ０７と、一端を前記Ｎ
ＰＮ Ｑ１のベ−ス端子に他端を接地電位端子にゲ−ト
端子を前記インバ−タ８の出力端子にそれぞれ接続した
第８のＮＭＯＳ Ｎ０８とから構成される。
【００９７】以下、本第５実施例に係る出力回路の動作
について説明する。
について説明する。
【００９８】まず、入出力バッファ回路が出力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【００９９】まず、入出力端子７に”Ｈ”レベルを出力
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、ＰＭＯＳ
Ｐ８、Ｐ９とＮＭＯＳ Ｎ０７，Ｎ０８のゲ−ト端子
にはＧＮＤレベルが印加されるので、ＰＭＯＳ Ｐ８と
ＰＭＯＳ Ｐ９はオンし、ＮＭＯＳ Ｎ０７，Ｎ０８は
オフする。したがい、ＮＰＮ Ｑ１はオンする。また、
ＮＭＯＳ Ｎ０２はオンするがＮＭＯＳ Ｎ０３はオフ
する。この結果入出力端子７は”Ｈ”レベルになる。
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、ＰＭＯＳ
Ｐ８、Ｐ９とＮＭＯＳ Ｎ０７，Ｎ０８のゲ−ト端子
にはＧＮＤレベルが印加されるので、ＰＭＯＳ Ｐ８と
ＰＭＯＳ Ｐ９はオンし、ＮＭＯＳ Ｎ０７，Ｎ０８は
オフする。したがい、ＮＰＮ Ｑ１はオンする。また、
ＮＭＯＳ Ｎ０２はオンするがＮＭＯＳ Ｎ０３はオフ
する。この結果入出力端子７は”Ｈ”レベルになる。
【０１００】次に、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｈ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、ＮＭＯＳ
Ｎ０２とＮ０３のゲ−ト端子にはＶｃｃ１レベルが印
加されるので、ＮＭＯＳ Ｎ０２とＮ０３はオンする。
また、ＰＭＯＳ Ｐ８はオンするが、ＰＭＯＳ Ｐ９は
オフし、ＮＭＯＳ Ｎ０７はオンする。したがい、ＮＰ
Ｎ Ｑ１はオフする。この結果入出力端子７は”Ｌ”レ
ベルになる。
する場合、デ−タ信号Ｄを”Ｈ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、ＮＭＯＳ
Ｎ０２とＮ０３のゲ−ト端子にはＶｃｃ１レベルが印
加されるので、ＮＭＯＳ Ｎ０２とＮ０３はオンする。
また、ＰＭＯＳ Ｐ８はオンするが、ＰＭＯＳ Ｐ９は
オフし、ＮＭＯＳ Ｎ０７はオンする。したがい、ＮＰ
Ｎ Ｑ１はオフする。この結果入出力端子７は”Ｌ”レ
ベルになる。
【０１０１】次に、入出力バッファ回路が入力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【０１０２】この場合は、イネ−ブル信号ＥＮを”Ｌ”
レベルにする。その結果、ＰＭＯＳＰ８とＮＭＯＳ Ｎ
０８のゲ−ト端子はＶｃｃ１レベルになり、ＮＭＯＳ
Ｎ０２のゲ−ト端子はＧＮＤレベルになる。
レベルにする。その結果、ＰＭＯＳＰ８とＮＭＯＳ Ｎ
０８のゲ−ト端子はＶｃｃ１レベルになり、ＮＭＯＳ
Ｎ０２のゲ−ト端子はＧＮＤレベルになる。
【０１０３】入出力端子７に”Ｌ”レベルが入力される
場合、ＮＰＮ Ｑ１のベ−ス電位はＧＮＤレベルである
ので、ＮＰＮ Ｑ１は完全にオフしている。また、ＮＭ
ＯＳＮ０２のゲ−ト端子はＧＮＤレベルになっているの
で、ＮＭＯＳ Ｎ０２はオフしている。したがい、出力
回路１３の出力はハイインピ−ダンス状態となる。
場合、ＮＰＮ Ｑ１のベ−ス電位はＧＮＤレベルである
ので、ＮＰＮ Ｑ１は完全にオフしている。また、ＮＭ
ＯＳＮ０２のゲ−ト端子はＧＮＤレベルになっているの
で、ＮＭＯＳ Ｎ０２はオフしている。したがい、出力
回路１３の出力はハイインピ−ダンス状態となる。
【０１０４】一方、入出力端子７に”Ｈ”レベルが入力
される場合も、ＮＰＮ Ｑ１は完全にオフしている。ま
た、ＮＭＯＳ Ｎ０２のゲ−ト電位はＧＮＤレベルであ
り、ＮＭＯＳ Ｎ０２はオフしている。したがい、出力
回路１３の出力はハイインピ−ダンス状態となる。
される場合も、ＮＰＮ Ｑ１は完全にオフしている。ま
た、ＮＭＯＳ Ｎ０２のゲ−ト電位はＧＮＤレベルであ
り、ＮＭＯＳ Ｎ０２はオフしている。したがい、出力
回路１３の出力はハイインピ−ダンス状態となる。
【０１０５】以上のように、本第５実施例によっても、
前記第４実施例と同様に、ＮＰＮバイポ−ラトランジス
タを用いることにより、自身の電源電圧（Ｖｃｃ１）よ
り高い電源電圧（Ｖｃｃ２）レベルで信号を入出力する
デバイスとインタフェ−スすることができるバイポ−ラ
ＣＭＯＳ複合の入出力バッファ回路を得ることがで
き、単一電源で動作させることができる。その際、半導
体基板としてＮ型を用いると、バイポ−ラトランジスタ
の形成として、Ｎ型基板をコレクタに、Ｐウエルをベ−
スに、Ｎ拡散層領域をエミッタとすることができるの
で、プロセス工程を増加する必要はない。
前記第４実施例と同様に、ＮＰＮバイポ−ラトランジス
タを用いることにより、自身の電源電圧（Ｖｃｃ１）よ
り高い電源電圧（Ｖｃｃ２）レベルで信号を入出力する
デバイスとインタフェ−スすることができるバイポ−ラ
ＣＭＯＳ複合の入出力バッファ回路を得ることがで
き、単一電源で動作させることができる。その際、半導
体基板としてＮ型を用いると、バイポ−ラトランジスタ
の形成として、Ｎ型基板をコレクタに、Ｐウエルをベ−
スに、Ｎ拡散層領域をエミッタとすることができるの
で、プロセス工程を増加する必要はない。
【０１０６】以下、入出力バッファ回路の第６の実施例
について説明する。
について説明する。
【０１０７】本第６実施例も、バイポ−ラトランジスタ
とＭＯＳトランジスタを同一基板上に成形したバイＣＭ
ＯＳタイプの半導体集積回路装置の入出力バッファに関
するものである。ただし、本第６実施例に係る入出力バ
ッファ回路には、電源電圧としてＶｃｃ１とＶｃｃ２が
供給される。
とＭＯＳトランジスタを同一基板上に成形したバイＣＭ
ＯＳタイプの半導体集積回路装置の入出力バッファに関
するものである。ただし、本第６実施例に係る入出力バ
ッファ回路には、電源電圧としてＶｃｃ１とＶｃｃ２が
供給される。
【０１０８】さて、本第６実施例に係る入出力バッファ
回路も、先に示した第１実施例に係る入出力バッファ回
路と、入出力コントロ−ル回路１１と出力回路１３のみ
が異なるので、その他の部分の説明を省略し、この部分
のみを説明する。
回路も、先に示した第１実施例に係る入出力バッファ回
路と、入出力コントロ−ル回路１１と出力回路１３のみ
が異なるので、その他の部分の説明を省略し、この部分
のみを説明する。
【０１０９】図７に、本第６実施例に係る入出力バッフ
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
【０１１０】図示するように、本第６実施例では、入出
力回路１１は、イネ−ブル信号ＥＮを反転する第１の電
源Ｖｃｃ１で駆動されるインバ−タ８のみから構成され
る。また、出力回路１３は、第１の電源Ｖｃｃ１と入出
力端子７の間に挿入されたＮＰＮ Ｑ１と、一端を第１
の電源Ｖｃｃ１に基板Ｎウエルを第２の電源Ｖｃｃ２に
接続した第８のＰＭＯＳ Ｐ８と、一端を前記第８のＰ
ＭＯＳ Ｐ８の他端に他端を前記ＮＰＮ Ｑ１のベ−ス
端子にゲ−ト端子をデ−タ信号Ｄに基板Ｎウエルを第２
の電源Ｖｃｃ２にそれぞれ接続した第９のＰＭＯＳ Ｐ
９と、一端を接地電位端子にゲ−ト端子をイネ−ブル信
号ＥＮに接続した第２のＮＭＯＳ Ｎ０２と、一端を前
記入出力端子７に他端を前記第２のＮＭＯＳ Ｎ０２に
ゲ−ト端子をデ−タ信号Ｄにそれぞれ接続した第３のＮ
ＭＯＳ Ｎ０３と，一端を前記第８のＰＭＯＳ Ｐ８の
ゲ−ト端子に他端を前記インバ−タ８の出力端子にゲ−
ト端子を第１の電源Ｖｃｃ１にそれぞれ接続した第１の
ＮＭＯＳ Ｎ０１と、一端を前記第８のＰＭＯＳ Ｐ８
のゲ−ト端子に他端を前記入出力端子７にゲ−ト端子を
第１の電源Ｖｃｃ１に基板Ｎウエルを第２の電源Ｖｃｃ
２にそれぞれ接続した第２のＰＭＯＳ Ｐ２と、一端を
前記インバ−タの出力端子に他端を前記ＰＭＯＳ Ｐ８
のゲ−ト端子にゲ−ト端子を前記入出力端子７に基板Ｎ
ウエルを第２の電源Ｖｃｃ２にそれぞれ接続した第３の
ＰＭＯＳ Ｐ３と、一端を接地電位端子にゲ−ト端子を
イネ−ブル信号ＥＮに接続した第１０のＮＭＯＳ Ｎ１
０と、一端を前記ＮＰＮ Ｑ１のベ−ス端子に他端を前
記第１０のＮＭＯＳ Ｎ１０の他端にゲ−ト端子をデ−
タ信号Ｄにそれぞれ接続した第９のＮＭＯＳ Ｎ０９
と、ＮＰＮ Ｑ１のベ−ス端子とエミッタ端子間に挿入
されゲ−ト端子を前記インバ−タ８の出力端子に接続し
た第１１のＮＭＯＳ Ｎ１１と、ＮＰＮ Ｑ１のベ−ス
端子とエミッタ端子間に挿入されゲ−ト端子をイネ−ブ
ル信号ＥＮに基板Ｎウエルを第２の電源Ｖｃｃ２にそれ
ぞれ接続した第１０のＰＭＯＳ Ｐ１０とから構成され
る。
力回路１１は、イネ−ブル信号ＥＮを反転する第１の電
源Ｖｃｃ１で駆動されるインバ−タ８のみから構成され
る。また、出力回路１３は、第１の電源Ｖｃｃ１と入出
力端子７の間に挿入されたＮＰＮ Ｑ１と、一端を第１
の電源Ｖｃｃ１に基板Ｎウエルを第２の電源Ｖｃｃ２に
接続した第８のＰＭＯＳ Ｐ８と、一端を前記第８のＰ
ＭＯＳ Ｐ８の他端に他端を前記ＮＰＮ Ｑ１のベ−ス
端子にゲ−ト端子をデ−タ信号Ｄに基板Ｎウエルを第２
の電源Ｖｃｃ２にそれぞれ接続した第９のＰＭＯＳ Ｐ
９と、一端を接地電位端子にゲ−ト端子をイネ−ブル信
号ＥＮに接続した第２のＮＭＯＳ Ｎ０２と、一端を前
記入出力端子７に他端を前記第２のＮＭＯＳ Ｎ０２に
ゲ−ト端子をデ−タ信号Ｄにそれぞれ接続した第３のＮ
ＭＯＳ Ｎ０３と，一端を前記第８のＰＭＯＳ Ｐ８の
ゲ−ト端子に他端を前記インバ−タ８の出力端子にゲ−
ト端子を第１の電源Ｖｃｃ１にそれぞれ接続した第１の
ＮＭＯＳ Ｎ０１と、一端を前記第８のＰＭＯＳ Ｐ８
のゲ−ト端子に他端を前記入出力端子７にゲ−ト端子を
第１の電源Ｖｃｃ１に基板Ｎウエルを第２の電源Ｖｃｃ
２にそれぞれ接続した第２のＰＭＯＳ Ｐ２と、一端を
前記インバ−タの出力端子に他端を前記ＰＭＯＳ Ｐ８
のゲ−ト端子にゲ−ト端子を前記入出力端子７に基板Ｎ
ウエルを第２の電源Ｖｃｃ２にそれぞれ接続した第３の
ＰＭＯＳ Ｐ３と、一端を接地電位端子にゲ−ト端子を
イネ−ブル信号ＥＮに接続した第１０のＮＭＯＳ Ｎ１
０と、一端を前記ＮＰＮ Ｑ１のベ−ス端子に他端を前
記第１０のＮＭＯＳ Ｎ１０の他端にゲ−ト端子をデ−
タ信号Ｄにそれぞれ接続した第９のＮＭＯＳ Ｎ０９
と、ＮＰＮ Ｑ１のベ−ス端子とエミッタ端子間に挿入
されゲ−ト端子を前記インバ−タ８の出力端子に接続し
た第１１のＮＭＯＳ Ｎ１１と、ＮＰＮ Ｑ１のベ−ス
端子とエミッタ端子間に挿入されゲ−ト端子をイネ−ブ
ル信号ＥＮに基板Ｎウエルを第２の電源Ｖｃｃ２にそれ
ぞれ接続した第１０のＰＭＯＳ Ｐ１０とから構成され
る。
【０１１１】以下、本第６実施例に係る出力回路１３の
動作について説明する。
動作について説明する。
【０１１２】まず、入出力バッファ回路が出力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【０１１３】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブル信号
ＥＮを”Ｈ”レベルにする。その結果、インバ−タ８の
出力端子がＧＮＤレベルになる。したがい、ＰＭＯＳ
Ｐ８，Ｐ９とＮＭＯＳ Ｎ０９、Ｎ１１のゲ−ト端子に
はＧＮＤレベルが印加されるので、ＰＭＯＳ Ｐ８，Ｐ
９はオンし、ＮＭＯＳ Ｎ０９，Ｎ１１はオフする。Ｐ
ＭＯＳ Ｐ１０のゲ−ト端子にはＶｃｃ１レベルが印加
されるのでＰＭＯＳ Ｐ１０はオフする。この結果ＮＰ
Ｎ Ｑ１がオンする。また、ＮＭＯＳ Ｎ０３のゲ−ト
端子にはＧＮＤレベルが印加されるので、ＮＭＯＳ Ｎ
０３はオフである。したがい、入出力端子７は”Ｈ”レ
ベルになる。この際、ＰＭＯＳ Ｐ２、Ｐ３はオフ状態
であり動作に無関係である。
合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブル信号
ＥＮを”Ｈ”レベルにする。その結果、インバ−タ８の
出力端子がＧＮＤレベルになる。したがい、ＰＭＯＳ
Ｐ８，Ｐ９とＮＭＯＳ Ｎ０９、Ｎ１１のゲ−ト端子に
はＧＮＤレベルが印加されるので、ＰＭＯＳ Ｐ８，Ｐ
９はオンし、ＮＭＯＳ Ｎ０９，Ｎ１１はオフする。Ｐ
ＭＯＳ Ｐ１０のゲ−ト端子にはＶｃｃ１レベルが印加
されるのでＰＭＯＳ Ｐ１０はオフする。この結果ＮＰ
Ｎ Ｑ１がオンする。また、ＮＭＯＳ Ｎ０３のゲ−ト
端子にはＧＮＤレベルが印加されるので、ＮＭＯＳ Ｎ
０３はオフである。したがい、入出力端子７は”Ｈ”レ
ベルになる。この際、ＰＭＯＳ Ｐ２、Ｐ３はオフ状態
であり動作に無関係である。
【０１１４】一方、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｈ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、インバ−
タ８の出力端子がＧＮＤレベルになる。したがい、ＰＭ
ＯＳ Ｐ９，ＮＭＯＳ Ｎ０９，Ｎ１０のゲ−ト端子に
はＶｃｃ１レベルが印加される。この結果、ＰＭＯＳＰ
９はオフし、ＮＭＯＳ Ｎ０９，Ｎ１０はオンするの
で、ＮＰＮ Ｑ１がオフする。また、ＮＭＯＳ Ｎ０
２，Ｎ０３のゲ−ト端子にはＶｃｃ１レベルが印加され
るので、ＮＭＯＳ Ｎ０２，Ｎ０３はオンする。したが
い、入出力端子７は”Ｌ”レベルになる。この際、ＰＭ
ＯＳ Ｐ２、Ｐ３，Ｐ１０，ＮＭＯＳ Ｎ１１はオフ状
態であり、動作に無関係である。
する場合、デ−タ信号Ｄを”Ｈ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、インバ−
タ８の出力端子がＧＮＤレベルになる。したがい、ＰＭ
ＯＳ Ｐ９，ＮＭＯＳ Ｎ０９，Ｎ１０のゲ−ト端子に
はＶｃｃ１レベルが印加される。この結果、ＰＭＯＳＰ
９はオフし、ＮＭＯＳ Ｎ０９，Ｎ１０はオンするの
で、ＮＰＮ Ｑ１がオフする。また、ＮＭＯＳ Ｎ０
２，Ｎ０３のゲ−ト端子にはＶｃｃ１レベルが印加され
るので、ＮＭＯＳ Ｎ０２，Ｎ０３はオンする。したが
い、入出力端子７は”Ｌ”レベルになる。この際、ＰＭ
ＯＳ Ｐ２、Ｐ３，Ｐ１０，ＮＭＯＳ Ｎ１１はオフ状
態であり、動作に無関係である。
【０１１５】次に、入出力バッファ回路が入力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【０１１６】この場合は、イネ−ブル信号ＥＮを”Ｌ”
レベルにする。その結果、インバ−タ８の出力端子はＶ
ｃｃ１レベルになる。
レベルにする。その結果、インバ−タ８の出力端子はＶ
ｃｃ１レベルになる。
【０１１７】入出力端子７に”Ｌ”レベルが入力される
場合、ＰＭＯＳ Ｐ３の働きによって、ＰＭＯＳ Ｐ８
のゲ−ト端子はＶｃｃ１レベルであり、ＰＭＯＳ Ｐ８
は完全にオフしている。また、ＮＰＮ Ｑ１のベ−ス、
エミッタ間に挿入しているＮＭＯＳ Ｎ１１とＰＭＯＳ
Ｐ１０がオンし、ベ−ス、エミッタ間が短絡されるの
で、ＮＰＮ Ｑ１はオフする。また、ＮＭＯＳ Ｎ０
２、Ｎ１０のゲ−ト端子はＧＮＤレベルになっているの
で、ＮＭＯＳ Ｎ０２，Ｎ１０はオフしている。したが
い、出力回路１３の出力はハイインピ−ダンス状態とな
る。
場合、ＰＭＯＳ Ｐ３の働きによって、ＰＭＯＳ Ｐ８
のゲ−ト端子はＶｃｃ１レベルであり、ＰＭＯＳ Ｐ８
は完全にオフしている。また、ＮＰＮ Ｑ１のベ−ス、
エミッタ間に挿入しているＮＭＯＳ Ｎ１１とＰＭＯＳ
Ｐ１０がオンし、ベ−ス、エミッタ間が短絡されるの
で、ＮＰＮ Ｑ１はオフする。また、ＮＭＯＳ Ｎ０
２、Ｎ１０のゲ−ト端子はＧＮＤレベルになっているの
で、ＮＭＯＳ Ｎ０２，Ｎ１０はオフしている。したが
い、出力回路１３の出力はハイインピ−ダンス状態とな
る。
【０１１８】一方、入出力端子７に”Ｈ”レベルが入力
される場合、そのレベルがＶｃｃ１＋｜Ｖｔｐ｜を越え
ると、そのレベルがオンとなるＰＭＯＳ Ｐ２を介して
ＰＭＯＳ Ｐ８のゲ−ト端子に伝わる。ここで、Ｖｔｐ
はＰＭＯＳ Ｐ２のしきい値電圧である。したがい、Ｐ
ＭＯＳ Ｐ８は完全にオフする。よって、入出力端子７
からＰＭＯＳ Ｐ１０、ＮＭＯＳ Ｎ１１，ＰＭＯＳ
Ｐ９、Ｐ８を介して、電源Ｖｃｃ１へのリ−クパスが遮
断される。その際、ＰＭＯＳ Ｐ８のゲ−ト電位が、イ
ンバ−タ８の出力電位Ｖｃｃ１より高くなるが、ＮＭＯ
Ｓ Ｎ０１によって分離されているので問題ない。ま
た、ＮＭＯＳ Ｎ０２、Ｎ１０のゲ−ト電位はＧＮＤレ
ベルであり、ＮＭＯＳ Ｎ０２、Ｎ１０はオフしてい
る。更に、ＮＰＮ Ｑ１はオフしている。したがい、出
力回路１３の出力はハイインピ−ダンス状態となる。ま
た、ＰＭＯＳ Ｐ８，Ｐ２，Ｐ３、Ｐ９，Ｐ１０の基板
であるＮウエルを電源Ｖｃｃ２に接続しているので、入
出力端子７に電源Ｖｃｃ２と同電位の信号が入力しても
ドレインとＮウエルが順バイアスされることはない。
される場合、そのレベルがＶｃｃ１＋｜Ｖｔｐ｜を越え
ると、そのレベルがオンとなるＰＭＯＳ Ｐ２を介して
ＰＭＯＳ Ｐ８のゲ−ト端子に伝わる。ここで、Ｖｔｐ
はＰＭＯＳ Ｐ２のしきい値電圧である。したがい、Ｐ
ＭＯＳ Ｐ８は完全にオフする。よって、入出力端子７
からＰＭＯＳ Ｐ１０、ＮＭＯＳ Ｎ１１，ＰＭＯＳ
Ｐ９、Ｐ８を介して、電源Ｖｃｃ１へのリ−クパスが遮
断される。その際、ＰＭＯＳ Ｐ８のゲ−ト電位が、イ
ンバ−タ８の出力電位Ｖｃｃ１より高くなるが、ＮＭＯ
Ｓ Ｎ０１によって分離されているので問題ない。ま
た、ＮＭＯＳ Ｎ０２、Ｎ１０のゲ−ト電位はＧＮＤレ
ベルであり、ＮＭＯＳ Ｎ０２、Ｎ１０はオフしてい
る。更に、ＮＰＮ Ｑ１はオフしている。したがい、出
力回路１３の出力はハイインピ−ダンス状態となる。ま
た、ＰＭＯＳ Ｐ８，Ｐ２，Ｐ３、Ｐ９，Ｐ１０の基板
であるＮウエルを電源Ｖｃｃ２に接続しているので、入
出力端子７に電源Ｖｃｃ２と同電位の信号が入力しても
ドレインとＮウエルが順バイアスされることはない。
【０１１９】以上のように、本第６実施例によれば、前
記第４、５実施例と同様に、ＮＰＮバイポ−ラトランジ
スタを用いることにより、自身の電源電圧（Ｖｃｃ１）
より高い電源電圧（Ｖｃｃ２）レベルで信号を入出力す
るデバイスとの間で信号の入出力を行うことができるバ
イポ−ラ ＣＭＯＳ複合の入出力バッファ回路を得るこ
とができる。また、半導体基板としてＮ型を用いると、
バイポ−ラトランジスタの形成として、Ｎ型基板をコレ
クタに、Ｐウエルをベ−スに、Ｎ拡散層領域をエミッタ
とすることができるので、プロセス工程を増加する必要
はない。
記第４、５実施例と同様に、ＮＰＮバイポ−ラトランジ
スタを用いることにより、自身の電源電圧（Ｖｃｃ１）
より高い電源電圧（Ｖｃｃ２）レベルで信号を入出力す
るデバイスとの間で信号の入出力を行うことができるバ
イポ−ラ ＣＭＯＳ複合の入出力バッファ回路を得るこ
とができる。また、半導体基板としてＮ型を用いると、
バイポ−ラトランジスタの形成として、Ｎ型基板をコレ
クタに、Ｐウエルをベ−スに、Ｎ拡散層領域をエミッタ
とすることができるので、プロセス工程を増加する必要
はない。
【０１２０】また、さらに、本第６実施例によれば、出
力回路１３の出力をハイインピ−ダンス状態にする時、
ＮＰＮ Ｑ１のベ−ス、エミッタ間に逆バイアスが加わ
らないので、ベ−ス、エミッタ間の逆耐圧を小さくする
ことができる。
力回路１３の出力をハイインピ−ダンス状態にする時、
ＮＰＮ Ｑ１のベ−ス、エミッタ間に逆バイアスが加わ
らないので、ベ−ス、エミッタ間の逆耐圧を小さくする
ことができる。
【０１２１】以下、入出力バッファ回路１００の第７の
実施例について説明する。
実施例について説明する。
【０１２２】本第７実施例に係る入出力バッファ回路１
００の出力回路１３には、電源電圧Ｖｃｃ２が供給され
る。また、前記第１〜６実施例とは異なり”Ｈ”レベル
として電圧Ｖｃｃ２を出力する。
００の出力回路１３には、電源電圧Ｖｃｃ２が供給され
る。また、前記第１〜６実施例とは異なり”Ｈ”レベル
として電圧Ｖｃｃ２を出力する。
【０１２３】本第７実施例に係る入出力バッファ回路
も、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
も、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
【０１２４】図８に、本第７実施例に係る入出力バッフ
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
ァ回路の入出力コントロ−ル回路１１と出力回路１３の
構成を抜き出して示す。
【０１２５】図示するように、本第７実施例では、入出
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５と入力端子を２入力ＮＡＮＤ３の出力端子に接続した
第１の電源Ｖｃｃ１で駆動されるインバ−タ２０とから
構成される。また、出力回路１３は、第２の電源Ｖｃｃ
２と入出力端子７の間に挿入されＮ型の基板ウエルを第
２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２０と、一端
を入出力端子７に他端を接地電位端子にゲ−ト端子を前
記入出力コントロ−ル回路１１の２入力ＮＯＲ４の出力
端子に接続したＮＭＯＳ Ｎ２０と、一端を第２の電源
Ｖｃｃ２に他端を前記ＰＭＯＳ Ｐ２０のゲ−ト端子に
接続した抵抗Ｒ１と、一端を前記ＰＭＯＳ Ｐ２０のゲ
−ト端子に、他端を接地電位端子にゲ−ト端子を前記イ
ンバ−タ２０の出力端子に接続したＮＭＯＳ Ｎ２１と
から構成される。
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５と入力端子を２入力ＮＡＮＤ３の出力端子に接続した
第１の電源Ｖｃｃ１で駆動されるインバ−タ２０とから
構成される。また、出力回路１３は、第２の電源Ｖｃｃ
２と入出力端子７の間に挿入されＮ型の基板ウエルを第
２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２０と、一端
を入出力端子７に他端を接地電位端子にゲ−ト端子を前
記入出力コントロ−ル回路１１の２入力ＮＯＲ４の出力
端子に接続したＮＭＯＳ Ｎ２０と、一端を第２の電源
Ｖｃｃ２に他端を前記ＰＭＯＳ Ｐ２０のゲ−ト端子に
接続した抵抗Ｒ１と、一端を前記ＰＭＯＳ Ｐ２０のゲ
−ト端子に、他端を接地電位端子にゲ−ト端子を前記イ
ンバ−タ２０の出力端子に接続したＮＭＯＳ Ｎ２１と
から構成される。
【０１２６】ここで、ＰＭＯＳ Ｐ２０とＮＭＯＳ Ｎ
２０、Ｎ２１は第２の電源Ｖｃｃ２の下で使用可能なよ
うに、論理部２００内で用いているＭＯＳトランジスタ
よりも、ゲ−ト酸化膜の厚さを厚くしたＭＯＳトランジ
スタである。図９には、このゲ−ト酸化膜の厚さを厚く
したようすを示している。
２０、Ｎ２１は第２の電源Ｖｃｃ２の下で使用可能なよ
うに、論理部２００内で用いているＭＯＳトランジスタ
よりも、ゲ−ト酸化膜の厚さを厚くしたＭＯＳトランジ
スタである。図９には、このゲ−ト酸化膜の厚さを厚く
したようすを示している。
【０１２７】図中、９０１と９０２がゲ−ト酸化膜を表
しており、図中の破線は従来のゲ−ト酸化膜の厚さを示
している。
しており、図中の破線は従来のゲ−ト酸化膜の厚さを示
している。
【０１２８】以下、本第７実施例に係る出力回路１３の
動作を説明する。
動作を説明する。
【０１２９】まず、入出力バッファ回路１００が出力バ
ッファとして動作する場合について説明する。
ッファとして動作する場合について説明する。
【０１３０】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＮＭＯＳ Ｎ２１のゲ−
ト端子にはＶｃｃ１レベルが印加され、ＮＭＯＳ Ｎ２
１はオンし、ＰＭＯＳ Ｐ２０のゲ−ト端子の電位が下
がり、ＰＭＯＳ Ｐ２０はオンする。また、ＮＭＯＳ
Ｎ２０のゲ−ト端子にはＧＮＤレベルが印加され、ＮＭ
ＯＳ Ｎ２０はオフする。この結果、入出力端子７は”
Ｈ”レベルになる。
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＮＭＯＳ Ｎ２１のゲ−
ト端子にはＶｃｃ１レベルが印加され、ＮＭＯＳ Ｎ２
１はオンし、ＰＭＯＳ Ｐ２０のゲ−ト端子の電位が下
がり、ＰＭＯＳ Ｐ２０はオンする。また、ＮＭＯＳ
Ｎ２０のゲ−ト端子にはＧＮＤレベルが印加され、ＮＭ
ＯＳ Ｎ２０はオフする。この結果、入出力端子７は”
Ｈ”レベルになる。
【０１３１】次に、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＮＭＯＳ Ｎ２１のゲ−ト端子にはＧＮＤレベルが
印加され、ＮＭＯＳ Ｎ２１はオフし、ＰＭＯＳ Ｐ２
０のゲ−ト端子の電位がＶｃｃ２レベルになり、ＰＭＯ
Ｓ Ｐ２０は完全にオフする。また、ＮＭＯＳＮ２０の
ゲ−ト端子にはＶｃｃ１レベルが印加され、ＮＭＯＳ
Ｎ２０はオンする。この結果、入出力端子７は”Ｌ”レ
ベルになる。この際、ＰＭＯＳ Ｐ２０のゲ−ト端子の
電位をＶｃｃ２レベルにすることにより、ＰＭＯＳ Ｐ
２０を完全にオフにしているので、第２の電源Ｖｃｃ２
からＰＭＯＳ Ｐ２０を介して入出力端子７へ流れるリ
−ク電流はない。
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＮＭＯＳ Ｎ２１のゲ−ト端子にはＧＮＤレベルが
印加され、ＮＭＯＳ Ｎ２１はオフし、ＰＭＯＳ Ｐ２
０のゲ−ト端子の電位がＶｃｃ２レベルになり、ＰＭＯ
Ｓ Ｐ２０は完全にオフする。また、ＮＭＯＳＮ２０の
ゲ−ト端子にはＶｃｃ１レベルが印加され、ＮＭＯＳ
Ｎ２０はオンする。この結果、入出力端子７は”Ｌ”レ
ベルになる。この際、ＰＭＯＳ Ｐ２０のゲ−ト端子の
電位をＶｃｃ２レベルにすることにより、ＰＭＯＳ Ｐ
２０を完全にオフにしているので、第２の電源Ｖｃｃ２
からＰＭＯＳ Ｐ２０を介して入出力端子７へ流れるリ
−ク電流はない。
【０１３２】次に、入出力バッファ回路１００が入力バ
ッファとして動作する場合について説明する。
ッファとして動作する場合について説明する。
【０１３３】この場合、イネ−ブル信号ＥＮを”Ｌ”レ
ベルにする。その結果、入出力コントロ−ル回路１１に
よって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベル
になり、２入力ＮＯＲ４の出力端子はＧＮＤレベルにな
る。したがい、ＮＭＯＳ Ｎ２１のゲ−ト端子はＧＮＤ
電位となり、ＮＭＯＳ Ｎ２１はオフし、ＰＭＯＳＰ２
０のゲ−ト端子の電位がＶｃｃ２レベルになり、ＰＭＯ
Ｓ Ｐ２０は完全にオフする。また、ＮＭＯＳ Ｎ２０
のゲ−ト端子はＧＮＤ電位であるので、ＮＭＯＳ Ｎ２
０はオフする。したがい、入出力端子７から”Ｈ”レベ
ルが入力されても”Ｌ”レベルが入力されても出力回路
１３の出力はハイインピ−ダンス状態となる。
ベルにする。その結果、入出力コントロ−ル回路１１に
よって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベル
になり、２入力ＮＯＲ４の出力端子はＧＮＤレベルにな
る。したがい、ＮＭＯＳ Ｎ２１のゲ−ト端子はＧＮＤ
電位となり、ＮＭＯＳ Ｎ２１はオフし、ＰＭＯＳＰ２
０のゲ−ト端子の電位がＶｃｃ２レベルになり、ＰＭＯ
Ｓ Ｐ２０は完全にオフする。また、ＮＭＯＳ Ｎ２０
のゲ−ト端子はＧＮＤ電位であるので、ＮＭＯＳ Ｎ２
０はオフする。したがい、入出力端子７から”Ｈ”レベ
ルが入力されても”Ｌ”レベルが入力されても出力回路
１３の出力はハイインピ−ダンス状態となる。
【０１３４】以上のように、本第７実施例によれば、図
９に示すようにゲ−ト酸化膜厚の厚いＭＯＳトランジス
タを導入することにより、自身の電源電圧（Ｖｃｃ１）
より高い電源電圧（Ｖｃｃ２）レベルで信号を入出力す
るデバイスとの間で信号の入出力を行うことができるＣ
ＭＯＳ入出力バッファ回路を提供することができる。
９に示すようにゲ−ト酸化膜厚の厚いＭＯＳトランジス
タを導入することにより、自身の電源電圧（Ｖｃｃ１）
より高い電源電圧（Ｖｃｃ２）レベルで信号を入出力す
るデバイスとの間で信号の入出力を行うことができるＣ
ＭＯＳ入出力バッファ回路を提供することができる。
【０１３５】以下、入出力バッファ回路の第８の実施例
について説明する。
について説明する。
【０１３６】本第８実施例に係る入出力バッファ回路１
００の出力回路１３には、電源電圧Ｖｃｃ１と、電源電
圧Ｖｃｃ２が供給される。また、前記第７実施例と同様
に”Ｈ”レベルとして電圧Ｖｃｃ２を出力する。
００の出力回路１３には、電源電圧Ｖｃｃ１と、電源電
圧Ｖｃｃ２が供給される。また、前記第７実施例と同様
に”Ｈ”レベルとして電圧Ｖｃｃ２を出力する。
【０１３７】さて本第８実施例に係る入出力バッファ回
路も、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
路も、先に示した第１実施例に係る入出力バッファ回路
と、入出力コントロ−ル回路１１と出力回路１３のみが
異なるので、その他の部分の説明を省略し、この部分の
みを説明する。
【０１３８】図１０に、本第８実施例に係る入出力バッ
ファ回路の入出力コントロ−ル回路１１と出力回路１３
の構成を抜き出して示す。
ファ回路の入出力コントロ−ル回路１１と出力回路１３
の構成を抜き出して示す。
【０１３９】図示するように、本第８実施例では、入出
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５と入力端子を２入力ＮＡＮＤ３の出力端子に接続した
第１の電源Ｖｃｃ１で駆動されるインバ−タ２０とから
構成される。また、出力回路１３は、第２の電源Ｖｃｃ
２と入出力端子７の間に挿入されＮ型の基板ウエルを第
２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２０と、一端
を入出力端子７に他端を接地電位端子にゲ−ト端子を前
記入出力コントロ−ル回路１１の２入力ＮＯＲ４の出力
端子に接続したＮＭＯＳ Ｎ２０と、一端を前記ＰＭＯ
Ｓ Ｐ２０のゲ−ト端子に他端を接地電位端子に接続し
たＮＭＯＳ Ｎ２１と、一端を第２の電源Ｖｃｃ２に他
端を前記ＰＭＯＳ Ｐ２０のゲ−ト端子に基板Ｎウエル
を第２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２１と、
一端をインバ−タ２０の出力端子に他端を前記ＰＭＯＳ
Ｐ２１とＮＭＯＳ Ｎ２１のゲ−ト端子にゲ−ト端子を
第１の電源Ｖｃｃ１に接続したＮＭＯＳ Ｎ２２と、一
端を第２の電源Ｖｃｃ２に他端を前記ＰＭＯＳＰ２１と
ＮＭＯＳ Ｎ２１のゲ−ト端子にゲ−ト端子を前記ＰＭ
ＯＳ Ｐ２０のゲ−ト端子に基板Ｎウエルを第２の電源
Ｖｃｃ２に接続したＰＭＯＳ Ｐ２２とから構成され
る。ここで、ＰＭＯＳ Ｐ２０、Ｐ２１、Ｐ２２とＮＭ
ＯＳ Ｎ２０、Ｎ２１は第２の電源Ｖｃｃ２の下で使用
可能なようにゲ−ト酸化膜の厚さを厚くしたＭＯＳトラ
ンジスタである。
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５と入力端子を２入力ＮＡＮＤ３の出力端子に接続した
第１の電源Ｖｃｃ１で駆動されるインバ−タ２０とから
構成される。また、出力回路１３は、第２の電源Ｖｃｃ
２と入出力端子７の間に挿入されＮ型の基板ウエルを第
２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２０と、一端
を入出力端子７に他端を接地電位端子にゲ−ト端子を前
記入出力コントロ−ル回路１１の２入力ＮＯＲ４の出力
端子に接続したＮＭＯＳ Ｎ２０と、一端を前記ＰＭＯ
Ｓ Ｐ２０のゲ−ト端子に他端を接地電位端子に接続し
たＮＭＯＳ Ｎ２１と、一端を第２の電源Ｖｃｃ２に他
端を前記ＰＭＯＳ Ｐ２０のゲ−ト端子に基板Ｎウエル
を第２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２１と、
一端をインバ−タ２０の出力端子に他端を前記ＰＭＯＳ
Ｐ２１とＮＭＯＳ Ｎ２１のゲ−ト端子にゲ−ト端子を
第１の電源Ｖｃｃ１に接続したＮＭＯＳ Ｎ２２と、一
端を第２の電源Ｖｃｃ２に他端を前記ＰＭＯＳＰ２１と
ＮＭＯＳ Ｎ２１のゲ−ト端子にゲ−ト端子を前記ＰＭ
ＯＳ Ｐ２０のゲ−ト端子に基板Ｎウエルを第２の電源
Ｖｃｃ２に接続したＰＭＯＳ Ｐ２２とから構成され
る。ここで、ＰＭＯＳ Ｐ２０、Ｐ２１、Ｐ２２とＮＭ
ＯＳ Ｎ２０、Ｎ２１は第２の電源Ｖｃｃ２の下で使用
可能なようにゲ−ト酸化膜の厚さを厚くしたＭＯＳトラ
ンジスタである。
【０１４０】以下、本第８実施例に係る出力回路の動作
について説明する。
について説明する。
【０１４１】まず、入出力バッファ回路が出力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【０１４２】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＰＭＯＳ Ｐ２１とＮＭ
ＯＳ Ｎ２１からなるインバ−タの入力端子には、ま
ず、Ｖｃｃ１−Ｖｔｎなるレベルが印加され、ＮＭＯＳ
Ｎ２１が強くオンし、ＰＭＯＳ Ｐ２０、Ｐ２２のゲ
−ト端子の電位が下がる。ここで、ＶｔｎはＮＭＯＳ
Ｎ２２のしきい値電圧である。そして、ＰＭＯＳ Ｐ２
１とＮＭＯＳ Ｎ２１からなるインバ−タの入力端子は
ＰＭＯＳ Ｐ２２によってＶｃｃ２レベルまでプルアッ
プされる。その結果、ＰＭＯＳ Ｐ２１は完全にオフす
ると共にＰＭＯＳ Ｐ２０はオンする。また、ＮＭＯＳ
Ｎ２０のゲ−ト端子にはＧＮＤレベルが印加され、Ｎ
ＭＯＳ Ｎ２０はオフする。この結果、入出力端子７
は”Ｈ”レベルになる。この動作において、ＰＭＯＳ
Ｐ２１とＮＭＯＳ Ｎ２１からなるインバ−タの入力端
子はＶｃｃ２レベルになるので、Ｖｃｃ２電源からＰＭ
ＯＳ Ｐ２１、ＮＭＯＳ Ｎ２１を介して接地電位端子
に流れるリ−ク電流は発生しない。また、ＰＭＯＳ Ｐ
２１とＮＭＯＳ Ｎ２１からなるインバ−タの入力端子
はＶｃｃ２レベルになり、インバ−タ２０の出力端子電
位より高くなるが、ＮＭＯＳ Ｎ２２によって分離され
ているので問題ない。
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＰＭＯＳ Ｐ２１とＮＭ
ＯＳ Ｎ２１からなるインバ−タの入力端子には、ま
ず、Ｖｃｃ１−Ｖｔｎなるレベルが印加され、ＮＭＯＳ
Ｎ２１が強くオンし、ＰＭＯＳ Ｐ２０、Ｐ２２のゲ
−ト端子の電位が下がる。ここで、ＶｔｎはＮＭＯＳ
Ｎ２２のしきい値電圧である。そして、ＰＭＯＳ Ｐ２
１とＮＭＯＳ Ｎ２１からなるインバ−タの入力端子は
ＰＭＯＳ Ｐ２２によってＶｃｃ２レベルまでプルアッ
プされる。その結果、ＰＭＯＳ Ｐ２１は完全にオフす
ると共にＰＭＯＳ Ｐ２０はオンする。また、ＮＭＯＳ
Ｎ２０のゲ−ト端子にはＧＮＤレベルが印加され、Ｎ
ＭＯＳ Ｎ２０はオフする。この結果、入出力端子７
は”Ｈ”レベルになる。この動作において、ＰＭＯＳ
Ｐ２１とＮＭＯＳ Ｎ２１からなるインバ−タの入力端
子はＶｃｃ２レベルになるので、Ｖｃｃ２電源からＰＭ
ＯＳ Ｐ２１、ＮＭＯＳ Ｎ２１を介して接地電位端子
に流れるリ−ク電流は発生しない。また、ＰＭＯＳ Ｐ
２１とＮＭＯＳ Ｎ２１からなるインバ−タの入力端子
はＶｃｃ２レベルになり、インバ−タ２０の出力端子電
位より高くなるが、ＮＭＯＳ Ｎ２２によって分離され
ているので問題ない。
【０１４３】一方、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２１からなるイン
バ−タの入力端子には、ＧＮＤレベルが印加され、ＰＭ
ＯＳ Ｐ２０のゲ−ト端子の電位がＶｃｃ２レベルにな
る。その結果、ＰＭＯＳ Ｐ２０は完全にオフする。ま
た、ＮＭＯＳ Ｎ２０のゲ−ト端子にはＶｃｃ１レベル
が印加され、ＮＭＯＳ Ｎ２０はオンする。この結果、
入出力端子７は”Ｌ”レベルになる。この際、ＰＭＯＳ
Ｐ２０のゲ−ト端子の電位をＶｃｃ２レベルにし、Ｐ
ＭＯＳＰ２０を完全にオフしているので、第２の電源Ｖ
ｃｃ２からＰＭＯＳ Ｐ２０を介して入出力端子７へ流
れるリ−ク電流はない。
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２１からなるイン
バ−タの入力端子には、ＧＮＤレベルが印加され、ＰＭ
ＯＳ Ｐ２０のゲ−ト端子の電位がＶｃｃ２レベルにな
る。その結果、ＰＭＯＳ Ｐ２０は完全にオフする。ま
た、ＮＭＯＳ Ｎ２０のゲ−ト端子にはＶｃｃ１レベル
が印加され、ＮＭＯＳ Ｎ２０はオンする。この結果、
入出力端子７は”Ｌ”レベルになる。この際、ＰＭＯＳ
Ｐ２０のゲ−ト端子の電位をＶｃｃ２レベルにし、Ｐ
ＭＯＳＰ２０を完全にオフしているので、第２の電源Ｖ
ｃｃ２からＰＭＯＳ Ｐ２０を介して入出力端子７へ流
れるリ−ク電流はない。
【０１４４】次に、入出力バッファ回路が入力バッファ
として動作する場合について説明する。
として動作する場合について説明する。
【０１４５】この場合、イネ−ブル信号ＥＮを”Ｌ”レ
ベルにする。その結果、入出力コントロ−ル回路１１に
よって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベル
になり、２入力ＮＯＲ４の出力端子はＧＮＤレベルにな
る。したがい、ＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２１か
らなるインバ−タの入力端子には、ＧＮＤレベルが印加
され、ＰＭＯＳ Ｐ２０のゲ−ト端子の電位がＶｃｃ２
レベルになる。その結果、ＰＭＯＳ Ｐ２０は完全にオ
フする。また、ＮＭＯＳ Ｎ２０のゲ−ト端子はＧＮＤ
電位であるので、ＮＭＯＳ Ｎ２０もオフする。したが
い、入出力端子７から”Ｈ”レベルが入力されても”
Ｌ”レベルが入力されても出力回路１３の出力はハイイ
ンピ−ダンス状態となる。
ベルにする。その結果、入出力コントロ−ル回路１１に
よって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベル
になり、２入力ＮＯＲ４の出力端子はＧＮＤレベルにな
る。したがい、ＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２１か
らなるインバ−タの入力端子には、ＧＮＤレベルが印加
され、ＰＭＯＳ Ｐ２０のゲ−ト端子の電位がＶｃｃ２
レベルになる。その結果、ＰＭＯＳ Ｐ２０は完全にオ
フする。また、ＮＭＯＳ Ｎ２０のゲ−ト端子はＧＮＤ
電位であるので、ＮＭＯＳ Ｎ２０もオフする。したが
い、入出力端子７から”Ｈ”レベルが入力されても”
Ｌ”レベルが入力されても出力回路１３の出力はハイイ
ンピ−ダンス状態となる。
【０１４６】以上のように、本第８実施例によれば、ゲ
−ト酸化膜厚の厚いＭＯＳトランジスタを導入して、自
身の電源電圧（Ｖｃｃ１）より高い電源電圧（Ｖｃｃ
２）レベルで信号を入出力するデバイスとの間で信号の
入出力を行うことのできるリ−ク電流の発生しないＣＭ
ＯＳタイプの入出力バッファ回路を得ることができる。
−ト酸化膜厚の厚いＭＯＳトランジスタを導入して、自
身の電源電圧（Ｖｃｃ１）より高い電源電圧（Ｖｃｃ
２）レベルで信号を入出力するデバイスとの間で信号の
入出力を行うことのできるリ−ク電流の発生しないＣＭ
ＯＳタイプの入出力バッファ回路を得ることができる。
【０１４７】以下、入出力バッファ回路１００の第９の
実施例について説明する。
実施例について説明する。
【０１４８】本第９実施例に係る入出力バッファ回路１
００の出力回路１３には、電源電圧Ｖｃｃ１とＶｃｃ２
が供給される。また、前記第７実施例と同様に”Ｈ”レ
ベルとして電圧Ｖｃｃ２を出力する。
００の出力回路１３には、電源電圧Ｖｃｃ１とＶｃｃ２
が供給される。また、前記第７実施例と同様に”Ｈ”レ
ベルとして電圧Ｖｃｃ２を出力する。
【０１４９】さて本第９実施例に係る入出力バッファ回
路も、先に示した第１実施例に係る入出力バッファ回路
と、出力回路１３のみが異なるので、その他の部分の説
明を省略し、この部分のみを説明する。
路も、先に示した第１実施例に係る入出力バッファ回路
と、出力回路１３のみが異なるので、その他の部分の説
明を省略し、この部分のみを説明する。
【０１５０】図１１に、本第９実施例に係る入出力バッ
ファ回路の入出力コントロ−ル回路１１と出力回路１３
の構成を抜き出して示す。
ファ回路の入出力コントロ−ル回路１１と出力回路１３
の構成を抜き出して示す。
【０１５１】図示するように、本第８実施例では、入出
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５から構成される。また、出力回路１３は、第２の電源
Ｖｃｃ２と入出力端子７の間に挿入されＮ型の基板ウエ
ルを第２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２０
と、一端を入出力端子７に他端を接地電位端子にゲ−ト
端子を前記入出力コントロ−ル回路１１の２入力ＮＯＲ
４の出力端子に接続したＮＭＯＳ Ｎ２０と、一端を前
記入出力コントロ−ル回路１１の２入力ＮＡＮＤ３の出
力端子に他端を前記ＰＭＯＳ Ｐ２０のゲ−ト端子にゲ
−ト端子を第１の電源Ｖｃｃ１に接続したＮＭＯＳ Ｎ
２２と、一端を第２の電源Ｖｃｃ２に他端を前記ＰＭＯ
Ｓ Ｐ２０のゲ−ト端子にゲ−ト端子を前記入出力端子
７に基板Ｎウエルを第２の電源Ｖｃｃ２に接続したＰＭ
ＯＳ Ｐ２２とから構成される。ここで、ＰＭＯＳ Ｐ
２０、Ｐ２２とＮＭＯＳ Ｎ２０は第２の電源Ｖｃｃ２
の下で使用可能なようにゲ−ト酸化膜の厚さを厚くした
ＭＯＳトランジスタである。
力コントロ−ル回路１１は、第１の電源Ｖｃｃ１で駆動
される２入力ＮＡＮＤ３と２入力ＮＯＲ４とインバ−タ
５から構成される。また、出力回路１３は、第２の電源
Ｖｃｃ２と入出力端子７の間に挿入されＮ型の基板ウエ
ルを第２の電源Ｖｃｃ２に接続したＰＭＯＳ Ｐ２０
と、一端を入出力端子７に他端を接地電位端子にゲ−ト
端子を前記入出力コントロ−ル回路１１の２入力ＮＯＲ
４の出力端子に接続したＮＭＯＳ Ｎ２０と、一端を前
記入出力コントロ−ル回路１１の２入力ＮＡＮＤ３の出
力端子に他端を前記ＰＭＯＳ Ｐ２０のゲ−ト端子にゲ
−ト端子を第１の電源Ｖｃｃ１に接続したＮＭＯＳ Ｎ
２２と、一端を第２の電源Ｖｃｃ２に他端を前記ＰＭＯ
Ｓ Ｐ２０のゲ−ト端子にゲ−ト端子を前記入出力端子
７に基板Ｎウエルを第２の電源Ｖｃｃ２に接続したＰＭ
ＯＳ Ｐ２２とから構成される。ここで、ＰＭＯＳ Ｐ
２０、Ｐ２２とＮＭＯＳ Ｎ２０は第２の電源Ｖｃｃ２
の下で使用可能なようにゲ−ト酸化膜の厚さを厚くした
ＭＯＳトランジスタである。
【０１５２】以下、本第９実施例に係る出力回路１３の
動作について説明する。
動作について説明する。
【０１５３】まず、入出力バッファ回路１００が出力バ
ッファとして動作する場合について説明する。
ッファとして動作する場合について説明する。
【０１５４】入出力端子７に”Ｈ”レベルを出力する場
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＰＭＯＳ Ｐ２０とＮＭ
ＯＳ Ｎ２０のゲ−ト端子にはＧＮＤレベルが印加さ
れ、ＰＭＯＳ Ｐ２０はオンし、ＮＭＯＳ Ｎ２０はオ
フする。この結果、入出力端子７は”Ｈ”レベルにな
る。
合、デ−タ信号Ｄとイネ−ブル信号ＥＮを”Ｈ”レベル
にする。その結果、入出力コントロ−ル回路１１によっ
て、２入力ＮＡＮＤ３と２入力ＮＯＲ４の出力端子がＧ
ＮＤレベルになる。したがい、ＰＭＯＳ Ｐ２０とＮＭ
ＯＳ Ｎ２０のゲ−ト端子にはＧＮＤレベルが印加さ
れ、ＰＭＯＳ Ｐ２０はオンし、ＮＭＯＳ Ｎ２０はオ
フする。この結果、入出力端子７は”Ｈ”レベルにな
る。
【０１５５】一方、入出力端子７に”Ｌ”レベルを出力
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ２０のゲ−ト端子には、まず、Ｖｃｃ
１−Ｖｔｎなるレベルが印加される。ここで、Ｖｔｎは
ＮＭＯＳ Ｎ２２のしきい値電圧である。ＮＭＯＳ Ｎ
２０はオンするので、入出力端子７とＰＭＯＳＰ２２の
ゲ−ト端子の電位が下がる。そして、ＰＭＯＳ Ｐ２０
のゲ−ト端子はＰＭＯＳ Ｐ２２によってＶｃｃ２レベ
ルまでプルアップされる。その結果、ＰＭＯＳ Ｐ２０
は完全にオフする。この結果、入出力端子７は”Ｌ”レ
ベルになる。この際、ＰＭＯＳ Ｐ２０のゲ−ト端子の
電位をＶｃｃ２レベルにし、ＰＭＯＳ Ｐ２０を完全に
オフしているので、第２の電源Ｖｃｃ２からＰＭＯＳＰ
２０を介して入出力端子７へ流れるリ−ク電流は生じな
い。
する場合、デ−タ信号Ｄを”Ｌ”レベルにし、イネ−ブ
ル信号ＥＮを”Ｈ”レベルにする。その結果、入出力コ
ントロ−ル回路１１によって、２入力ＮＡＮＤ３と２入
力ＮＯＲ４の出力端子がＶｃｃ１レベルになる。したが
い、ＰＭＯＳ Ｐ２０のゲ−ト端子には、まず、Ｖｃｃ
１−Ｖｔｎなるレベルが印加される。ここで、Ｖｔｎは
ＮＭＯＳ Ｎ２２のしきい値電圧である。ＮＭＯＳ Ｎ
２０はオンするので、入出力端子７とＰＭＯＳＰ２２の
ゲ−ト端子の電位が下がる。そして、ＰＭＯＳ Ｐ２０
のゲ−ト端子はＰＭＯＳ Ｐ２２によってＶｃｃ２レベ
ルまでプルアップされる。その結果、ＰＭＯＳ Ｐ２０
は完全にオフする。この結果、入出力端子７は”Ｌ”レ
ベルになる。この際、ＰＭＯＳ Ｐ２０のゲ−ト端子の
電位をＶｃｃ２レベルにし、ＰＭＯＳ Ｐ２０を完全に
オフしているので、第２の電源Ｖｃｃ２からＰＭＯＳＰ
２０を介して入出力端子７へ流れるリ−ク電流は生じな
い。
【０１５６】次に、入出力バッファ回路１００が入力バ
ッファとして動作する場合について説明する。
ッファとして動作する場合について説明する。
【０１５７】この場合は、イネ−ブル信号ＥＮを”Ｌ”
レベルにする。その結果、入出力コントロ−ル回路１１
によって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベ
ルになり、２入力ＮＯＲ４の出力端子はＧＮＤレベルに
なる。したがい、ＰＭＯＳＰ２０のゲ−ト端子には、ま
ず、Ｖｃｃ１−Ｖｔｎなるレベルが印加される。ここ
で、ＶｔｎはＮＭＯＳ Ｎ２２のしきい値電圧である。
また、ＮＭＯＳ Ｎ２０のゲ−ト端子はＧＮＤ電位であ
るので、ＮＭＯＳ Ｎ２０はオフする。
レベルにする。その結果、入出力コントロ−ル回路１１
によって、２入力ＮＡＮＤ３の出力端子はＶｃｃ１レベ
ルになり、２入力ＮＯＲ４の出力端子はＧＮＤレベルに
なる。したがい、ＰＭＯＳＰ２０のゲ−ト端子には、ま
ず、Ｖｃｃ１−Ｖｔｎなるレベルが印加される。ここ
で、ＶｔｎはＮＭＯＳ Ｎ２２のしきい値電圧である。
また、ＮＭＯＳ Ｎ２０のゲ−ト端子はＧＮＤ電位であ
るので、ＮＭＯＳ Ｎ２０はオフする。
【０１５８】さて、入出力端子７から”Ｌ”レベルが入
力される場合、ＰＭＯＳ Ｐ２２によって、ＰＭＯＳ
Ｐ２０のゲ−ト端子はＶｃｃ２レベルにプルアップされ
るので、ＰＭＯＳ Ｐ２０はオフする。また、ＮＭＯＳ
Ｎ２０はオフしている。したがい、出力回路１３の出
力はハイインピ−ダンス状態となる。
力される場合、ＰＭＯＳ Ｐ２２によって、ＰＭＯＳ
Ｐ２０のゲ−ト端子はＶｃｃ２レベルにプルアップされ
るので、ＰＭＯＳ Ｐ２０はオフする。また、ＮＭＯＳ
Ｎ２０はオフしている。したがい、出力回路１３の出
力はハイインピ−ダンス状態となる。
【０１５９】一方、入出力端子７から”Ｈ”レベルが入
力される場合、そのレベルがＶｃｃ２−｜Ｖｔｐ｜にな
るまでは、ＰＭＯＳ Ｐ２０のゲ−ト端子はＶｃｃ２レ
ベルにプルアップされるので、ＰＭＯＳ Ｐ２０はオフ
している。それを越えるとＰＭＯＳ Ｐ２０のソ−スと
ドレインの電位はＶｃｃ２で同電位になるので、リ−ク
電流は流れない。また、ＮＭＯＳ Ｎ２０はオフしてい
る。したがい、出力回路１３の出力はハイインピ−ダン
ス状態と等価となる。ここで、Ｖｔｐは、ＰＭＯＳ Ｐ
２２のしきい値電圧である。
力される場合、そのレベルがＶｃｃ２−｜Ｖｔｐ｜にな
るまでは、ＰＭＯＳ Ｐ２０のゲ−ト端子はＶｃｃ２レ
ベルにプルアップされるので、ＰＭＯＳ Ｐ２０はオフ
している。それを越えるとＰＭＯＳ Ｐ２０のソ−スと
ドレインの電位はＶｃｃ２で同電位になるので、リ−ク
電流は流れない。また、ＮＭＯＳ Ｎ２０はオフしてい
る。したがい、出力回路１３の出力はハイインピ−ダン
ス状態と等価となる。ここで、Ｖｔｐは、ＰＭＯＳ Ｐ
２２のしきい値電圧である。
【０１６０】以上のように、本第９実施例によれば、ゲ
−ト酸化膜厚の厚いＭＯＳトランジスタを導入して、自
身の電源電圧（Ｖｃｃ１）より高い電源電圧（Ｖｃｃ
２）レベルで信号を入出力するデバイスとの間で信号を
入出力することができる、リ−ク電流の発生しないＣＭ
ＯＳタイプの入出力バッファ回路を得ることができる。
−ト酸化膜厚の厚いＭＯＳトランジスタを導入して、自
身の電源電圧（Ｖｃｃ１）より高い電源電圧（Ｖｃｃ
２）レベルで信号を入出力するデバイスとの間で信号を
入出力することができる、リ−ク電流の発生しないＣＭ
ＯＳタイプの入出力バッファ回路を得ることができる。
【０１６１】なお、以上の各実施例では、入力回路１０
と出力回路１３を共に備えた場合について説明してきた
が、各実施例において、入力回路１０を省き、単に”
Ｈ”レベル出力状態、”Ｌ”レベル出力状態、ハイイン
ピ−ダンス状態をサポ−トする３ステ−トの出力バッフ
ァ回路として用いるようにしてもよい。
と出力回路１３を共に備えた場合について説明してきた
が、各実施例において、入力回路１０を省き、単に”
Ｈ”レベル出力状態、”Ｌ”レベル出力状態、ハイイン
ピ−ダンス状態をサポ−トする３ステ−トの出力バッフ
ァ回路として用いるようにしてもよい。
【０１６２】
【発明の効果】以上説明してきたように、本発明によれ
ば、自身の電源電圧より高い電源電圧レベルで信号を入
出力するデバイスとの間で信号を入出力することのでき
る入出力バッファ回路であって、プロセス工程を増加す
ることなくリ−ク電流を排除した入出力バッファ回路を
提供することができる。
ば、自身の電源電圧より高い電源電圧レベルで信号を入
出力するデバイスとの間で信号を入出力することのでき
る入出力バッファ回路であって、プロセス工程を増加す
ることなくリ−ク電流を排除した入出力バッファ回路を
提供することができる。
【０１６３】また、自身の電源電圧より高い電源電圧レ
ベルで信号を入出力するデバイスとの間で信号を入出力
することのできる入出力バッファ回路であって、より簡
便なプロセス上の工夫でリ−ク電流を排除することので
きる入出力バッファ回路を提供することができる。
ベルで信号を入出力するデバイスとの間で信号を入出力
することのできる入出力バッファ回路であって、より簡
便なプロセス上の工夫でリ−ク電流を排除することので
きる入出力バッファ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に実施例に係る半導体集積回路装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第１実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】本発明の第２実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】本発明の第３実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】本発明の第４実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図６】本発明の第５実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図７】本発明の第６実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図８】本発明の第７実施例に係る入出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図９】本発明の第７実施例に係る入出力バッファ回路
で用いるゲ−ト酸化膜の厚さを厚くしたＭＯＳトランジ
スタの構造を示した説明図である。
で用いるゲ−ト酸化膜の厚さを厚くしたＭＯＳトランジ
スタの構造を示した説明図である。
【図１０】本発明の第８実施例に係る入出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１１】本発明の第９実施例に係る入出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１２】従来の技術に係る入出力バッファ回路の構成
を示す回路図である。
を示す回路図である。
Ｐ１、Ｐ２、Ｐ３、Ｐ４ ＰＭＯＳトランジスタ Ｐ５、Ｐ２０、Ｐ２１ ＰＭＯＳトランジスタ Ｎ０１、Ｎ０２、Ｎ０３、Ｎ０４ ＮＭＯＳトランジ
スタ Ｎ０５、Ｎ２０、Ｎ２１、Ｎ２２ ＮＭＯＳトランジ
スタ Ｄ１、Ｄ２ ダイオ−ド Ｑ１ ＮＰＮトランジスタ １０ 入力回路 １１ 入出力コントロ−ル回路 １２ 静電破壊保護用素子 １３ 出力回路 １００ 入出力バッファ回路 ２００ 論理回路部 １０００、２０００ 半導体集積回路装置
スタ Ｎ０５、Ｎ２０、Ｎ２１、Ｎ２２ ＮＭＯＳトランジ
スタ Ｄ１、Ｄ２ ダイオ−ド Ｑ１ ＮＰＮトランジスタ １０ 入力回路 １１ 入出力コントロ−ル回路 １２ 静電破壊保護用素子 １３ 出力回路 １００ 入出力バッファ回路 ２００ 論理回路部 １０００、２０００ 半導体集積回路装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/003 Ｚ (72)発明者 原 英夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内
Claims (14)
- 【請求項１】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、 前記外部端子にハイレベルの信号を出力する場合にのみ
接地電位電圧となり他の場合には前記第１の電源電圧と
なる第１のノ−ドと、 前記外部端子にロウレベルの信号を出力する場合にのみ
前記第１の電源電圧となり他の場合には接地電位電圧と
なる第２のノ−ドとを備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 一端を前記第１の電源に接続し、他端を前記外部端子に
接続し、Ｎ型の基板ウエルを第２の電源に接続した第１
のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記外部端子に接続し、ゲ−ト端子を第
１の電源に接続し、Ｎ型の基板ウエルを第２の電源に接
続した第２のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記第１のノ−ドに接続し、ゲ−ト端子
を前記外部端子に接続し、Ｎ型の基板ウエルを第２の電
源に接続した第３のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記第１のノ−ドに接続し、ゲ−ト端子
を第１の電源に接続した第１のＮＭＯＳトランジスタ
と、 一端を接地電位に接続し、ゲ−ト端子を前記第２のノ−
ドに接続した第２のＮＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を前記第２のＮＭＯ
Ｓトランジスタの接地電位に接続していない一端に接続
し、ゲ−ト端子を第１の電源に接続した第３のＮＭＯＳ
トランジスタとを有することを特徴とする出力バッファ
回路。 - 【請求項２】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、外部端子への出力を行
う場合にのみ接地電位電圧となり他の場合には前記第１
の電源電圧となる第１のノ−ドと、外部端子への出力を
行う場合にのみ第１の電源電圧となり他の場合には接地
電位電圧となる第２のノ−ドと、外部端子へ出力する信
号の値に応じて接地電位電圧もしくは第１の電源電圧と
なる第３のノ−ドとを備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 一端を第１の電源に接続し、Ｎ型の基板ウエルを第２の
電源に接続した第１のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記外部端子に接続し、ゲ−ト端子を第
１の電源に接続し、Ｎ型の基板ウエルを第２の電源に接
続した第２のＰＭＯＳトランジスタと、 一端を、前記第１のＰＭＯＳトランジスタのゲ−ト端子
に接続し、他端を前記第１のノ−ドに接続し、ゲ−ト端
子を前記外部端子に接続し、Ｎ型の基板ウエルを第２の
電源に接続した第３のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳの第１の電源電圧と接続して
いない一端に接続し、他端を外部端子に接続し、ゲ−ト
端子を前記第３のノ−ドに接続し、Ｎ型の基板ウエルを
第２の電源に接続した第４のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記第１のノ−ドに接続し、ゲ−ト端子
を第１の電源に接続した第１のＮＭＯＳトランジスタ
と、 一端を接地電位に接続し、ゲ−ト端子を前記第２のノ−
ドに接続した第２のＮＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を前記第２のＮＭＯ
Ｓトランジスタの接地電位電圧に接続していない一端に
接続し、ゲ−ト端子を前記第３のノ−ドに接続した第３
のＮＭＯＳトランジスタとを有することを特徴とする出
力バッファ回路。 - 【請求項３】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、外部端子への出力を行
う場合にのみ接地電位電圧となり他の場合には前記第１
の電源電圧となる第１のノ−ドと、外部端子への出力を
行う場合にのみ第１の電源電圧となり他の場合には接地
電位電圧となる第２のノ−ドと、前記外部端子にハイレ
ベルの信号を出力する場合にのみ接地電位電圧となり他
の場合には前記第１の電源電圧となる第３のノ−ドとを
備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 一端を前記第１の電源に接続し、Ｎ型の基板ウエルを第
２の電源に接続した第１のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を外部端子に接続し、ゲ−ト端子を第１の
電源に接続し、Ｎ型の基板ウエルを第２の電源に接続し
た第２のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタの第１の電源に
接続していない一端に接続し、他端を外部端子に接続
し、ゲ−ト端子を前記第３のノ−ドに接続し、Ｎ型の基
板ウエルを第２の電源に接続した第３のＰＭＯＳトラン
ジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記第１のノ−ドに接続し、ゲ−ト端子
を第１の電源に接続した第１のＮＭＯＳトランジスタ
と、 一端を接地電位に接続し、ゲ−ト端子を第２のノ−ドに
接続した第２のＮＭＯＳトランジスタと、 一端を前記外部端子に、他端を前記第２のＮＭＯＳトラ
ンジスタの接地電位に接続していない一端に接続し、ゲ
−ト端子を前記第３のノ−ドに接続した第３のＮＭＯＳ
トランジスタとを有することを特徴とする出力バッファ
回路。 - 【請求項４】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、前記外部端子にハイレ
ベルの信号を出力する場合にのみ接地電位電圧となり他
の場合には前記第１の電源電圧となる第１のノ−ドと、
前記外部端子にロウレベルの信号を出力する場合にのみ
前記第１の電源電圧となり他の場合には接地電位電圧と
なる第２のノ−ドとを備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 コレクタ端子を第１の電源に接続し、エミッタ端子を外
部端子に接続したＮＰＮバイポ−ラトランジスタと、 一端を第１の電源に接続し、他端を前記ＮＰＮバイポ−
ラトランジスタのベ−ス端子に接続し、ゲ−ト端子を前
記第１のノ−ドに接続し、Ｎ型の基板ウエルを第１の電
源に接続したＰＭＯＳトランジスタと、 一端を前記ＮＰＮバイポ−ラトランジスタのベ−ス端子
に接続し、他端を接地電位に接続し、ゲ−ト端子を前記
第１のノ−ドに接続した第１のＮＭＯＳトランジスタ
と、 一端を接地電位に接続し、ゲ−ト端子を前記第２のノ−
ドに接続した第２のＮＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を前記第２のＮＭＯ
Ｓトランジスタの接地電位に接続していない一端に接続
し、ゲ−ト端子を第１の電源に接続した第３のＮＭＯＳ
トランジスタとを有することを特徴とする出力バッファ
回路。 - 【請求項５】第１の電源と、外部端子と、外部端子への
出力を行う場合にのみ接地電位電圧となり他の場合には
前記第１の電源電圧となる第１のノ−ドと、外部端子へ
の出力を行う場合にのみ第１の電源電圧となり他の場合
には接地電位電圧となる第２のノ−ドと、外部端子へ出
力する信号の値に応じて接地電位電圧もしくは第１の電
源電圧となる第３のノ−ドとを備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 コレクタ端子を第１の電源に接続し、エミッタ端子を外
部端子に接続したＮＰＮバイポ−ラトランジスタと、 一端を第１の電源に接続し、ゲ−ト端子を前記第１のノ
−ドに接続し、Ｎ型の基板ウエルを第１の電源に接続し
た第１のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタの第１の電源に
接続していない一端に接続し、他端を前記ＮＰＮバイポ
−ラトランジスタのベ−ス端子に接続し、ゲ−ト端子を
前記第３のノ−ドに接続し、Ｎ型の基板ウエルを第１の
電源に接続した第２のＰＭＯＳトランジスタと、 一端を前記ＮＰＮバイポ−ラトランジスタのベ−ス端子
に接続し、他端を接地電位に接続し、ゲ−ト端子を前記
第３のノ−ドに接続した第１のＮＭＯＳトランジスタ
と、 一端を接地電位に接続し、ゲ−ト端子を前記第２のノ−
ドに接続した第２のＮＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を前記第２のＮＭＯ
Ｓトランジスタの接地電位に接続していない一端に接続
し、ゲ−ト端子を前記第３のノ−ドに接続した第３のＮ
ＭＯＳトランジスタと、 一端を前記ＮＰＮバイポ−ラトランジスタのベ−ス端子
に接続し、他端を接地電位に接続し、ゲ−ト端子を前記
第１のノ−ドに接続した第４のＮＭＯＳトランジスタと
を有することを特徴とする出力バッファ回路。 - 【請求項６】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、外部端子への出力を行
う場合にのみ接地電位電圧となり他の場合には前記第１
の電源電圧となる第１のノ−ドと、外部端子への出力を
行う場合にのみ第１の電源電圧となり他の場合には接地
電位電圧となる第２のノ−ドと、外部端子へ出力する信
号の値に応じて接地電位電圧もしくは第１の電源電圧と
なる第３のノ−ドとを備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 コレクタ端子を第１の電源に接続し、エミッタ端子を外
部端子に接続したＮＰＮバイポ−ラトランジスタと、 一端を第１の電源にＮ型の基板ウエルを第２の電源に接
続した第１のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記外部端子に接続し、ゲ−ト端子を第
１の電源に接続し、Ｎ型の基板ウエルを第２の電源に接
続した第２のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタのゲ−ト端子に
接続し、他端を前記第１のノ−ドに接続し、ゲ−ト端子
を前記外部端子に接続し、Ｎ型の基板ウエルを第２の電
源に接続した第３のＰＭＯＳトランジスタと、 一端を前記第１のＰＭＯＳトランジスタの第１の電源に
接続していない一端に接続し、他端を前記ＮＰＮバイポ
−ラトランジスタのベ−ス端子に接続し、ゲ−ト端子を
前記第３のノ−ドに接続し、Ｎ型の基板ウエルを第２の
電源に接続した第４のＰＭＯＳトランジスタと、 一端を前記ＮＰＮバイポ−ラトランジスタのベ−ス端子
に接続し、一端を外部端子に接続し、ゲ−ト端子を前記
第２のノ−ドに接続し、Ｎ型の基板ウエルを第２の電源
に接続した第５のＰＭＯＳトランジスタと一端を前記第
１のＰＭＯＳトランジスタのゲ−ト端子に接続し、他端
を前記第１のノ−ドに接続し、ゲ−ト端子を第１の電源
に接続した第１のＮＭＯＳトランジスタと、 一端を接地電位に接続し、ゲ−ト端子を第２のノ−ドに
接続した第２のＮＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を前記第２のＮＭＯ
Ｓトランジスタの接地電位に接続していない一端に接
続、ゲ−ト端子を第３のノ−ドに接続した第３のＮＭＯ
Ｓトランジスタと、 一端を前記ＮＰＮトランジスタのベ−ス端子に接続し、
ゲ−ト端子を前記第３のノ−ドに接続した第４のＮＭＯ
Ｓトランジスタと、 一端を接地電位に接続し、他端を第４のＮＭＯＳトラン
ジスタのＮＰＮトランジスタのベ−ス端子に接続してい
ない一端に接続し、前記ゲ−ト端子を第２のノ−ドに接
続した第５のＮＭＯＳトランジスタと、 一端を前記ＮＰＮトランジスタのベ−ス端子に接続し、
他端を外部端子に接続し、ゲ−ト端子を前記第１のノ−
ドに接続した第６のＮＭＯＳトランジスタとを有するこ
とを特徴とする出力バッファ回路。 - 【請求項７】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、前記外部端子にハイレ
ベルの信号を出力する場合にのみ前記第１の電源電圧と
なり他の場合には接地電位電圧となる第１のノ−ドと、
前記外部端子にロウレベルの信号を出力する場合にのみ
前記第１の電源電圧となり他の場合には接地電位電圧と
なる第２のノ−ドと、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 一端を第２の電源に接続し、他端を外部端子に接続し、
Ｎ型の基板ウエルを第２の電源に接続したＰＭＯＳトラ
ンジスタと、 一端を前記外部端子に接続し、他端を接地電位に接続
し、ゲ−ト端子を前記第２のノ−ドに接続した第１のＮ
ＭＯＳトランジスタと、 一端を第２の電源に接続し、他端を前記ＰＭＯＳトラン
ジスタのゲ−ト端子に接続した抵抗と、 一端を前記ＰＭＯＳトランジスタのゲ−ト端子に接続
し、他端を接地電位にゲ−ト端子を前記第１のノ−ドに
接続した第２のＮＭＯＳトランジスタとを有することを
特徴とする出力バッファ回路。 - 【請求項８】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、前記外部端子にハイレ
ベルの信号を出力する場合にのみ前記第１の電源電圧と
なり他の場合には接地電位電圧となる第１のノ−ドと、
前記外部端子にロウレベルの信号を出力する場合にのみ
前記第１の電源電圧となり他の場合には接地電位電圧と
なる第２のノ−ドと、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 第２の電源に一端を接続し、外部端子に他端を接続し、
Ｎ型の基板ウエルを第２の電源に接続した第１のＰＭＯ
Ｓトランジスタと、 一端を第２の電源に接続し、他端を前記第１のＰＭＯＳ
トランジスタのゲ−ト端子に接続し、Ｎ型の基板ウエル
を第２の電源に接続した第２のＰＭＯＳトランジスタ
と、 一端を前記第２の電源に接続し、他端を前記第２のＰＭ
ＯＳトランジスタのゲ−ト端子に接続し、ゲ−ト端子を
前記第１のＰＭＯＳトランジスタのゲ−ト端子に接続
し、Ｎ型の基板ウエルを第２の電源に接続した第３のＰ
ＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を接地電位に接続
し、ゲ−ト端子を前記第２のノ−ドに接続した第１のＮ
ＭＯＳトランジスタと、 一端を前記ＰＭＯＳトランジスタのゲ−ト端子に接続
し、他端を接地電位に接続し、ゲ−ト端子を前記第２の
ＰＭＯＳトランジスタのゲ−ト端子に接続した第２のＮ
ＭＯＳトランジスタと、 一端を前記第１のノ−ドに接続し、他端を前記第２のＰ
ＭＯＳトランジスタのゲ−ト端子に接続し、ゲ−ト端子
を前記第１の電源に接続した第３のＮＭＯＳトランジス
タとを有することを特徴とする出力バッファ回路。 - 【請求項９】第１の電源と、第１の電源電圧より高い電
圧の第２の電源と、外部端子と、前記外部端子にハイレ
ベルの信号を出力する場合にのみ接地電位電圧となり他
の場合には前記第１の電源電圧となる第１のノ−ドと、
前記外部端子にロウレベルの信号を出力する場合にのみ
前記第１の電源電圧となり他の場合には接地電位電圧と
なる第２のノ−ドと、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 一端を第２の電源に接続し、他端を外部端子に接続し、
Ｎ型の基板ウエルを第２の電源に接続した第１のＰＭＯ
Ｓトランジスタと、 一端を前記第２の電源に接続し、他端を前記第１のＰＭ
ＯＳトランジスタのゲ−ト端子に接続し、ゲ−ト端子を
前記外部端子に接続し、Ｎ型の基板ウエルを第２の電源
に接続した第２のＰＭＯＳトランジスタと、 一端を前記外部端子に接続し、他端を接地電位に接続
し、ゲ−ト端子を前記第２のノ−ドに接続した第１のＮ
ＭＯＳトランジスタと、 一端を前記第１のノ−ドに接続し、他端を前記第１のＰ
ＭＯＳトランジスタのゲ−ト端子に接続し、ゲ−ト端子
を前記第１の電源に接続した第２のＮＭＯＳトランジス
タとを有することを特徴とする出力バッファ回路。 - 【請求項１０】請求項１、２、３、４、５、６、７、８
または９記載の出力バッファ回路であって、 前記外部端子に接続した静電破壊保護用素子を、さらに
備え、 前記静電破壊保護用素子は、アノ−ドを前記外部端子に
カソ−ドを前記第２の電源に接続した第１の一方向性導
電性素子と、アノ−ドを接地電位にカソ−ドを前記外部
端子に接続した第２の一方向性導電性素子とを有するこ
とを特徴とする出力バッファ回路。 - 【請求項１１】請求項１、４、７、８または９記載の出
力バッファ回路であって、 前記外部端子への出力を行うか否かを制御するイネ−ブ
ル信号と、前記外部端子へ出力する信号のレベルを制御
するデータ信号とを入力し、入力した前記イネ−ブル信
号とデータ信号に従って、前記第１のノ−ドと第２のノ
−ドの電圧を制御する出力コントロ−ル回路を、さらに
備えていることを特徴とする出力バッファ回路。 - 【請求項１２】請求項２、３、５または６記載の出力バ
ッファ回路であって、 前記外部端子への出力を行うか否かを制御するイネ−ブ
ル信号と、前記外部端子へ出力する信号のレベルを制御
するデータ信号とを入力し、入力した前記イネ−ブル信
号とデータ信号に従って、前記第１のノ−ドと第２のノ
−ドと第３のノ−ドの電圧を制御する出力コントロ−ル
回路を、さらに備えていることを特徴とする出力バッフ
ァ回路。 - 【請求項１３】第１の電源と、外部端子と、前記第１の
電源で駆動されるＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタで構成されるインバ−タと、ＮＭＯＳトランジ
スタと、ＰＭＯＳトランジスタとを有し、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 前記ＮＭＯＳトランジスタは、一端を前記外部端子に接
続し、他端を前記インバ−タの入力端子に接続し、ゲ−
ト端子を前記第１の電源に接続しており、 前記ＰＭＯＳトランジスタは、一端を前記第１の電源に
接続し、他端を前記インバ−タの入力端子に接続し、ゲ
−ト端子を前記インバ−タの出力端子に接続し、Ｎ型の
基板ウエルを第１の電源に接続していることを特徴とす
る入力バッファ回路。 - 【請求項１４】請求項１、２、３、４、５、６、７、
８、９、１０、１１または１２記載の出力バッファ回路
と、入力バッファ回路とを備え、 ソ−ス端子およびドレイン端子を、それぞれＭＯＳトラ
ンジスタの端とした場合に、 前記入力バッファ回路は、前記第１の電源で駆動される
ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成さ
れるインバ−タと、一端を前記外部端子に接続し、他端
を前記インバ−タの入力端子に接続し、ゲ−ト端子を前
記第１の電源に接続したＮＭＯＳトランジスタと、一端
を前記第１の電源に接続し、他端を前記インバ−タの入
力端子に接続し、ゲ−ト端子を前記インバ−タの出力端
子に接続し、Ｎ型の基板ウエルを第１の電源に接続した
ＰＭＯＳトランジスタとを有することを特徴とする入出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211787A JPH0766710A (ja) | 1993-08-26 | 1993-08-26 | 入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211787A JPH0766710A (ja) | 1993-08-26 | 1993-08-26 | 入出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766710A true JPH0766710A (ja) | 1995-03-10 |
Family
ID=16611607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211787A Pending JPH0766710A (ja) | 1993-08-26 | 1993-08-26 | 入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766710A (ja) |
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