JPH0766959B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH0766959B2 JPH0766959B2 JP4058185A JP5818592A JPH0766959B2 JP H0766959 B2 JPH0766959 B2 JP H0766959B2 JP 4058185 A JP4058185 A JP 4058185A JP 5818592 A JP5818592 A JP 5818592A JP H0766959 B2 JPH0766959 B2 JP H0766959B2
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- Japan
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- layer
- integrated circuit
- manufacturing
- transistor
- forming
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/01—Manufacture or treatment
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- Y10S977/70—Nanostructure
- Y10S977/701—Integrated with dissimilar structures on a common substrate
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-
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- Y10S977/755—Nanosheet or quantum barrier/well, i.e. layer structure having one dimension or thickness of 100 nm or less
Landscapes
- Junction Field-Effect Transistors (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本願発明は、少なくとも、小さい
バンドギャップの材料から成ると共に低不純物濃度にド
ープされトランジスタのチャネルを構成する層(31)と、
大きいバンドギャップの材料から成り高不純物濃度にド
ープされて電子を供給するドナー層(23)とを含む積層構
造(11)を基板(10)上に形成し、集積回路の他の素子に対
してトランジスタ領域を完全に包囲する絶縁領域を形成
し、ゲート電極、ソース電極及びドレイン電極を形成し
て、高電子移動度トランジスタ（ＨＥＭＴ）を含む集積
回路を製造する方法に関するものである。
バンドギャップの材料から成ると共に低不純物濃度にド
ープされトランジスタのチャネルを構成する層(31)と、
大きいバンドギャップの材料から成り高不純物濃度にド
ープされて電子を供給するドナー層(23)とを含む積層構
造(11)を基板(10)上に形成し、集積回路の他の素子に対
してトランジスタ領域を完全に包囲する絶縁領域を形成
し、ゲート電極、ソース電極及びドレイン電極を形成し
て、高電子移動度トランジスタ（ＨＥＭＴ）を含む集積
回路を製造する方法に関するものである。
【０００２】本発明は、デジタル又はアナログ集積回路
の製造に適用することができる。
の製造に適用することができる。
【０００３】
【従来の技術】上述した集積回路の製造方法は、１９８
９年に発行されたＩＥＥＥ GaAs I C シンポジウム第14
3 〜146 頁に掲載された文献“ローテンプレーチャ バ
ッファAlI n A s /Ga I n A s オンI n P HEMTテクノロ
ジー フォー ウルトラ−ハイ−スピード インテギュ
レーテッド サーキィッツ(Low-Tenperature BufferAlI
n A s /G a I n A s on I n P HEMT Technology for U
ltra-High-Speed Integrated Cireuits) ”から既知で
ある。
９年に発行されたＩＥＥＥ GaAs I C シンポジウム第14
3 〜146 頁に掲載された文献“ローテンプレーチャ バ
ッファAlI n A s /Ga I n A s オンI n P HEMTテクノロ
ジー フォー ウルトラ−ハイ−スピード インテギュ
レーテッド サーキィッツ(Low-Tenperature BufferAlI
n A s /G a I n A s on I n P HEMT Technology for U
ltra-High-Speed Integrated Cireuits) ”から既知で
ある。
【０００４】上記参考文献には、ＨＥＭＴの形成を含む
集積回路の製造プロセスについて記載されている。この
製造プロセスは、半絶縁性のI n P 基板上に、n - 型の
Aln A s バッファ層、n - 型のGaI n A S チャネル層、
n - 型のAlI nA s 分離層、n + 型のAlI n A s ドナー
層、n - 型のAlI n A s から成るショットキー型接点を
形成するのに好適な層、及びGaI n A s の被覆層が順次
形成されている。
集積回路の製造プロセスについて記載されている。この
製造プロセスは、半絶縁性のI n P 基板上に、n - 型の
Aln A s バッファ層、n - 型のGaI n A S チャネル層、
n - 型のAlI nA s 分離層、n + 型のAlI n A s ドナー
層、n - 型のAlI n A s から成るショットキー型接点を
形成するのに好適な層、及びGaI n A s の被覆層が順次
形成されている。
【０００５】これらの半導体層が形成された後、トラン
ジスタのソース及びドレインを構成する２個のオーミィ
ック型の接点が、被覆層の表面に形成されている。次
に、ソースとドレインとの間にショットキー層に達する
溝をエッチングにより形成し、この溝内に金属化部を形
成することによりショットキー型接点を形成し、セルフ
アライメントによりトランジスタのゲートが形成されて
いる。
ジスタのソース及びドレインを構成する２個のオーミィ
ック型の接点が、被覆層の表面に形成されている。次
に、ソースとドレインとの間にショットキー層に達する
溝をエッチングにより形成し、この溝内に金属化部を形
成することによりショットキー型接点を形成し、セルフ
アライメントによりトランジスタのゲートが形成されて
いる。
【０００６】上記参考文献は、トランジスタを集積回路
の他の素子から絶縁するための２種の技術を用いること
ができる旨教示している。
の他の素子から絶縁するための２種の技術を用いること
ができる旨教示している。
【０００７】教示されている第１の方法は、メサ構造体
の形成による絶縁、すなわちトランジスタ領域を完全に
包囲するエッチング領域を形成する方法であり、このエ
ッチングされた領域は活性領域が基板から上方に位置す
るトランジスタの範囲を画成する。このような形態の場
合、参考文献の第３図に示すように、ショットキーゲー
トの金属化部をメサ構造の側面を経て延在させ、メサ構
造体をエッチング形成した後基板領域のトランジスタ付
近に形成されたゲート接点パッドにゲートを接続させる
必要がある。
の形成による絶縁、すなわちトランジスタ領域を完全に
包囲するエッチング領域を形成する方法であり、このエ
ッチングされた領域は活性領域が基板から上方に位置す
るトランジスタの範囲を画成する。このような形態の場
合、参考文献の第３図に示すように、ショットキーゲー
トの金属化部をメサ構造の側面を経て延在させ、メサ構
造体をエッチング形成した後基板領域のトランジスタ付
近に形成されたゲート接点パッドにゲートを接続させる
必要がある。
【０００８】このような接続形態では、ゲート金属化部
分と接点パッドとの間に重大な問題が生じてしまう。こ
の理由は、全ての半導体層がメサ構造体の側面まで延在
するため、接続用の金属化部分が、全ての半導体層、特
に高不純物濃度のn + 型のAlI n A s 層と接触するた
め、参考文献の第２図に示すようにトランジスタの動作
中に強いリーク電流が発生してしまう。
分と接点パッドとの間に重大な問題が生じてしまう。こ
の理由は、全ての半導体層がメサ構造体の側面まで延在
するため、接続用の金属化部分が、全ての半導体層、特
に高不純物濃度のn + 型のAlI n A s 層と接触するた
め、参考文献の第２図に示すようにトランジスタの動作
中に強いリーク電流が発生してしまう。
【０００９】上記参考文献の記載によれば、このリーク
電流は、トランジスタをメサ構造の形成によって絶縁す
るのではなく、活性領域の周囲にイオン注入を施すこと
によって絶縁することにより回避される。この結果、こ
の集積回路は平坦構造となる。
電流は、トランジスタをメサ構造の形成によって絶縁す
るのではなく、活性領域の周囲にイオン注入を施すこと
によって絶縁することにより回避される。この結果、こ
の集積回路は平坦構造となる。
【００１０】しかしながら、この第２の方法は、集積回
路の製造に従事する当業者にとって好適ではない。実際
に、イオン注入により電気的接続を施すには大がかりな
イオン注入装置が必要であり製造作業が面倒になってし
まう。しかも、加熱処理が必要であり、この加熱処理は
集積回路のすでに形成されている他の素子の特性及び半
導体層の特性を劣化させてしまう。さらに、イオン注入
は十分に良好な再現性がなく、その有効性はメサ構造を
形成する場合よりも一層低い。これら全ての事項は以下
のことを意味する。第１に、イオン注入によって絶縁す
る工程を含む集積回路の製造プロセスは生産性が悪く、
集積回路の製造者が目標とする100 ％の歩留りからほぼ
遠くなってしまう。第２に、集積回路の製造コストが高
価になってしまう。
路の製造に従事する当業者にとって好適ではない。実際
に、イオン注入により電気的接続を施すには大がかりな
イオン注入装置が必要であり製造作業が面倒になってし
まう。しかも、加熱処理が必要であり、この加熱処理は
集積回路のすでに形成されている他の素子の特性及び半
導体層の特性を劣化させてしまう。さらに、イオン注入
は十分に良好な再現性がなく、その有効性はメサ構造を
形成する場合よりも一層低い。これら全ての事項は以下
のことを意味する。第１に、イオン注入によって絶縁す
る工程を含む集積回路の製造プロセスは生産性が悪く、
集積回路の製造者が目標とする100 ％の歩留りからほぼ
遠くなってしまう。第２に、集積回路の製造コストが高
価になってしまう。
【００１１】
【発明が解決しようとする課題】従って、当業者は、イ
オン注入工程をいかにして回避するか並びに絶縁性メサ
をいかにして形成するかという課題に直面することにな
る。この課題は、二重の課題を含んでいる。 ・リーク電流の生じないトランジスタを実現する ・製造工程を増加させることなくリーク電流のないトラ
ンジスタを実現する。
オン注入工程をいかにして回避するか並びに絶縁性メサ
をいかにして形成するかという課題に直面することにな
る。この課題は、二重の課題を含んでいる。 ・リーク電流の生じないトランジスタを実現する ・製造工程を増加させることなくリーク電流のないトラ
ンジスタを実現する。
【００１２】実際に、製造工程が増加すると、製造コス
トが増大し同時に生産性も低下し、この結果最終的な製
造コストが増大してしまう。
トが増大し同時に生産性も低下し、この結果最終的な製
造コストが増大してしまう。
【００１３】集積回路の製造者間において競合関係が生
ずると、最終的なコストの増加により市場の占有率が低
下してしまう。従って、製造コストを低減することが極
めて重要である。製造プロセスにおける微細な事項にす
ぎないように思われる事項であっても、集積回路の製造
業者にとって経済的な打撃の原因になるおそれがあり或
いは市場における占有率を高める手段にもなる場合があ
る。
ずると、最終的なコストの増加により市場の占有率が低
下してしまう。従って、製造コストを低減することが極
めて重要である。製造プロセスにおける微細な事項にす
ぎないように思われる事項であっても、集積回路の製造
業者にとって経済的な打撃の原因になるおそれがあり或
いは市場における占有率を高める手段にもなる場合があ
る。
【００１４】
【課題を解決するための手段】従って、本発明は、冒頭
部で述べた製造方法において、前記層構造の表面に、ト
ランジスタの活性領域を規定すると共に被覆するマスク
（Ｍ）を形成し、前記マスク（Ｍ）を用いて前記層構造
を基板(10)までアンダエッチングになるまで異方性エッ
チングし、メサ構造により活性領域を絶縁し、異方性堆
積によって誘電体層（Ｋ）を形成し、トランジスタの活
性領域の周囲のメサ構造の側面上に形成されアンダエッ
チングされた後のマスクによって保護されている前記誘
電体層（Ｋ）の一部が維持されるように、前記誘電体層
（Ｋ）を方向性エッチングし、前記マスク（Ｍ）を除去
することを特徴とする集積回路の製造方法を提案する。
部で述べた製造方法において、前記層構造の表面に、ト
ランジスタの活性領域を規定すると共に被覆するマスク
（Ｍ）を形成し、前記マスク（Ｍ）を用いて前記層構造
を基板(10)までアンダエッチングになるまで異方性エッ
チングし、メサ構造により活性領域を絶縁し、異方性堆
積によって誘電体層（Ｋ）を形成し、トランジスタの活
性領域の周囲のメサ構造の側面上に形成されアンダエッ
チングされた後のマスクによって保護されている前記誘
電体層（Ｋ）の一部が維持されるように、前記誘電体層
（Ｋ）を方向性エッチングし、前記マスク（Ｍ）を除去
することを特徴とする集積回路の製造方法を提案する。
【００１５】本発明による製造プロセスでは、トランジ
スタの絶縁はメサ構造の形成により達成し、メサ構造を
形成することによりイオン注入法に含まれる全ての欠点
を解消する。この結果、以下に述べる作用効果が達成さ
れる。 ・高不純物濃度層及び他の半導体層からのゲート接続部
の絶縁は誘電体層によって行われるので、リーク電流
は、既知のプロセスによって製造されたトランジスタと
同程度まで低減することができる。 ・トランジスタが基板上に形成した他の素子から一層良
好に絶縁されるので、既知のトランジスタの性能特性に
比べて他の性能特性を改善することができる。 ・各トランジスタが一層良好に絶縁されると共に製造プ
ロセスが簡単化されることにより素子の特性のバラツキ
が一層小さくなるので、生産性が一層向上する。 ・イオン注入装置を用いる必要がなくなるため集積回路
を生産するための製造装置のコストが低減すると共に、
生産性が高くなると共に製造プロセスが簡単化されるた
めの製造コスト自身の低減も図ることができる。
スタの絶縁はメサ構造の形成により達成し、メサ構造を
形成することによりイオン注入法に含まれる全ての欠点
を解消する。この結果、以下に述べる作用効果が達成さ
れる。 ・高不純物濃度層及び他の半導体層からのゲート接続部
の絶縁は誘電体層によって行われるので、リーク電流
は、既知のプロセスによって製造されたトランジスタと
同程度まで低減することができる。 ・トランジスタが基板上に形成した他の素子から一層良
好に絶縁されるので、既知のトランジスタの性能特性に
比べて他の性能特性を改善することができる。 ・各トランジスタが一層良好に絶縁されると共に製造プ
ロセスが簡単化されることにより素子の特性のバラツキ
が一層小さくなるので、生産性が一層向上する。 ・イオン注入装置を用いる必要がなくなるため集積回路
を生産するための製造装置のコストが低減すると共に、
生産性が高くなると共に製造プロセスが簡単化されるた
めの製造コスト自身の低減も図ることができる。
【００１６】以下図面を参照して本発明を詳細に説明す
る。
る。
【００１７】
【実施例】本発明は、高電子移動度トランジスタ（ＨＥ
ＭＴ）を集積回路の他の素子と共に製造するのに有益な
プロセスに関するものである。ＨＥＭＴの特性はデジタ
ル及びアナログ集積回路の製造分野における当業者にお
いて既知であるため、その詳細な説明は省略する。
ＭＴ）を集積回路の他の素子と共に製造するのに有益な
プロセスに関するものである。ＨＥＭＴの特性はデジタ
ル及びアナログ集積回路の製造分野における当業者にお
いて既知であるため、その詳細な説明は省略する。
【００１８】本発明によるトランジスタは基板上に形成
した少なくとも３層から成る層構造を有している。第１
の層31は小さいバンドギャップの材料で構成され、低不
純物濃度でトランジスタのチャネルを構成する。第２の
層22はより広いバンドギャップの材料で構成され、低不
純物濃度であり前記第1 の層３１との界面で2 次元電子
ガスを形成すると共に、この２次元電子ガスを隣接する
層の電荷キャリヤから空間的に分離する。第３の層23は
広いバンドギャップの材料から成り、高不純物濃度にド
ープされて２次元電子ガスまで移動できる電子を供給す
る。
した少なくとも３層から成る層構造を有している。第１
の層31は小さいバンドギャップの材料で構成され、低不
純物濃度でトランジスタのチャネルを構成する。第２の
層22はより広いバンドギャップの材料で構成され、低不
純物濃度であり前記第1 の層３１との界面で2 次元電子
ガスを形成すると共に、この２次元電子ガスを隣接する
層の電荷キャリヤから空間的に分離する。第３の層23は
広いバンドギャップの材料から成り、高不純物濃度にド
ープされて２次元電子ガスまで移動できる電子を供給す
る。
【００１９】これらの層は第４の層24によっておおわ
れ、この第４の層を用いてトランジスタのゲートを構成
するショットキー型の接点が形成される。このトランジ
スタには、さらに同一基板上に形成した集積回路の他の
素子から絶縁するための手段を形成する。本発明では、
この絶縁手段はメサの形成により構成され、集積回路の
製造において製造コストが高価になる不具合が生じ易い
イオン注入は用いない。
れ、この第４の層を用いてトランジスタのゲートを構成
するショットキー型の接点が形成される。このトランジ
スタには、さらに同一基板上に形成した集積回路の他の
素子から絶縁するための手段を形成する。本発明では、
この絶縁手段はメサの形成により構成され、集積回路の
製造において製造コストが高価になる不具合が生じ易い
イオン注入は用いない。
【００２０】本発明の目的は、トランジスタの動作中に
生じ易いリーク電流が発生しないＨＥＭＴの製造方法を
提供することにある。このリーク電流は、メサ構造して
いるため、活性領域の一部を構成すると共にメサ構造の
側部まで延在する高不純物層とゲートの金属部Ｇとが接
触すると発生する。本発明の別の目的は、製造コストの
高価な既知のイオン注入法を同様に高価な別の工程で置
換することなくＨＥＭＴを製造するのに好適な製造方法
を提供することにある。すなわち、例えば１個または数
個のマスキング工程（マスキング工程は高価である。こ
の理由は、フォトリソグラフィ法において高価な光学マ
スクを作製するサブ工程を含んでいるからである。）を
用いることなく前記目的を達成することにある。
生じ易いリーク電流が発生しないＨＥＭＴの製造方法を
提供することにある。このリーク電流は、メサ構造して
いるため、活性領域の一部を構成すると共にメサ構造の
側部まで延在する高不純物層とゲートの金属部Ｇとが接
触すると発生する。本発明の別の目的は、製造コストの
高価な既知のイオン注入法を同様に高価な別の工程で置
換することなくＨＥＭＴを製造するのに好適な製造方法
を提供することにある。すなわち、例えば１個または数
個のマスキング工程（マスキング工程は高価である。こ
の理由は、フォトリソグラフィ法において高価な光学マ
スクを作製するサブ工程を含んでいるからである。）を
用いることなく前記目的を達成することにある。
【００２１】図１は、本発明による製造方法によって得
たＨＥＭＴを簡略化して示す斜視図である。
たＨＥＭＴを簡略化して示す斜視図である。
【００２２】このトランジスタは基板10上に形成した数
個の半導体層から成る積層構造体11を具える。さらに、
このトランジスタは、活性層と称せられるこれらの層の
表面に、ソース電極Ｓ、ゲート電極Ｇ及びドレイン電極
Ｄをそれぞれ有する。この盛り上がり構造をメサ構造と
称する。ソース電極及びドレイン電極は金属接続部C
S ,CG 及びC D を介して基板10の周囲の非活性領域に
それぞれ配置したソース接点パッドP S 、ゲート接点パ
ッドP G 及び度さ接点パッドP D にそれぞれ接続する。
個の半導体層から成る積層構造体11を具える。さらに、
このトランジスタは、活性層と称せられるこれらの層の
表面に、ソース電極Ｓ、ゲート電極Ｇ及びドレイン電極
Ｄをそれぞれ有する。この盛り上がり構造をメサ構造と
称する。ソース電極及びドレイン電極は金属接続部C
S ,CG 及びC D を介して基板10の周囲の非活性領域に
それぞれ配置したソース接点パッドP S 、ゲート接点パ
ッドP G 及び度さ接点パッドP D にそれぞれ接続する。
【００２３】この場合、基板10を半絶縁性とすることが
好ましい。
好ましい。
【００２４】金属接続部C S ,CG 及びC D はメサ構造体
の側面に沿って形成する。これら金属接続部間の電気的
接触及びゲート接続部Ｇとメサ構造の側部100 に一端が
位置する高不純物濃度層23との間の電気的接触を回避す
るため、これら側部100 に誘電体層Ｋを形成する。この
誘電体層Ｋは、メサの形成工程中において電気的絶縁性
を確保し、この誘電体層を形成してもＨＥＭＴが含まれ
る集積回路の製造時間が長くなったり製造コストが増加
する不具合は生じない。
の側面に沿って形成する。これら金属接続部間の電気的
接触及びゲート接続部Ｇとメサ構造の側部100 に一端が
位置する高不純物濃度層23との間の電気的接触を回避す
るため、これら側部100 に誘電体層Ｋを形成する。この
誘電体層Ｋは、メサの形成工程中において電気的絶縁性
を確保し、この誘電体層を形成してもＨＥＭＴが含まれ
る集積回路の製造時間が長くなったり製造コストが増加
する不具合は生じない。
【００２５】尚、この工程は図２〜図８を参照して後述
することにする。これら図面に記載したプロセスでは、
ＨＥＭＴはI n P の半絶縁性基板上に形成する。尚、各
層の組成及び厚さは一例として説明したものであり、実
際上本発明による製造方法はメサ構造によって絶縁され
た素子が形成される他の種々の例にも適用することがで
きる。
することにする。これら図面に記載したプロセスでは、
ＨＥＭＴはI n P の半絶縁性基板上に形成する。尚、各
層の組成及び厚さは一例として説明したものであり、実
際上本発明による製造方法はメサ構造によって絶縁され
た素子が形成される他の種々の例にも適用することがで
きる。
【００２６】図２〜図８に示すように、好適実施例は以
下の順次の工程を含む。 (a) 半絶縁性基板10の表面上にエピタキシャル成長によ
りトランジスタの活性層を形成する（図３参照）。この
基板はI n P で構成するのが好適である。これらの層は
表１に示す組成及び厚さを有する。基板10上に層21、層
31、層22、層23、層24を順次形成する。層21はAlI n A
s から成り、意図的に不純物をドープしたのではなく例
えば単に成長中に生じた残留不純物を有するにすぎない
程度のn - 型でありバッファ層として作用する。層31は
GaI n A s から成りチャネルを形成し、例えば意図的に
不純物をドープしない程度の不純物濃度とする。層22は
AlI n A s から成り、スペーサとして作用し例えば意図
的に不純物をドープしない濃度とする。層23はAlI n A
s から成り、例えばSiのような不純物でn + 型の高濃度
にドープされている。層24はAlI n A s から成る層すな
わちショットキー層であり、この層と共にゲート電極を
構成する。層32はGaI n A s から成るカプセル層（キャ
ップ層）であり、接点抵抗を低くするためn + 型に高不
純物濃度にドープされている。この層32上にオーミック
接点Ｓ及びＤを形成してトランジスタのソース電極及び
ドレイン電極を形成する。この層構造において、チャネ
ル層31を構成する材料GaI n A s は狭いバンドドャップ
を有し、一方スペーサ層22及びドナー層として作用する
予定の高不純物濃度層23を構成する材料AlI n A s はよ
り大きいバンドギャップを有している。この条件下にお
いて、層31と22との間の界面に２次元電子ガスが形成さ
れる。この層構造がI n P に形成されたものは“スーパ
ーＨＥＭＴ”として既知である。この理由は、GaA s 上
に形成され当業者に長い間知られている他のＨＥＭＴよ
りも一層良好な性能を有しているからである。実際に、
スーパーＨＥＭＴにおいて、ヘテロ接合材料間のバンド
ギャップの差は一層大きい。
下の順次の工程を含む。 (a) 半絶縁性基板10の表面上にエピタキシャル成長によ
りトランジスタの活性層を形成する（図３参照）。この
基板はI n P で構成するのが好適である。これらの層は
表１に示す組成及び厚さを有する。基板10上に層21、層
31、層22、層23、層24を順次形成する。層21はAlI n A
s から成り、意図的に不純物をドープしたのではなく例
えば単に成長中に生じた残留不純物を有するにすぎない
程度のn - 型でありバッファ層として作用する。層31は
GaI n A s から成りチャネルを形成し、例えば意図的に
不純物をドープしない程度の不純物濃度とする。層22は
AlI n A s から成り、スペーサとして作用し例えば意図
的に不純物をドープしない濃度とする。層23はAlI n A
s から成り、例えばSiのような不純物でn + 型の高濃度
にドープされている。層24はAlI n A s から成る層すな
わちショットキー層であり、この層と共にゲート電極を
構成する。層32はGaI n A s から成るカプセル層（キャ
ップ層）であり、接点抵抗を低くするためn + 型に高不
純物濃度にドープされている。この層32上にオーミック
接点Ｓ及びＤを形成してトランジスタのソース電極及び
ドレイン電極を形成する。この層構造において、チャネ
ル層31を構成する材料GaI n A s は狭いバンドドャップ
を有し、一方スペーサ層22及びドナー層として作用する
予定の高不純物濃度層23を構成する材料AlI n A s はよ
り大きいバンドギャップを有している。この条件下にお
いて、層31と22との間の界面に２次元電子ガスが形成さ
れる。この層構造がI n P に形成されたものは“スーパ
ーＨＥＭＴ”として既知である。この理由は、GaA s 上
に形成され当業者に長い間知られている他のＨＥＭＴよ
りも一層良好な性能を有しているからである。実際に、
スーパーＨＥＭＴにおいて、ヘテロ接合材料間のバンド
ギャップの差は一層大きい。
【００２７】一方、本発明はGaA s 上にＨＥＭＴを形成
する場合にも適用することができる。
する場合にも適用することができる。
【００２８】この場合、GaA s 上に形成されたＨＥＭＴ
は、少なくとも基板上に、意図的に不純物がドープされ
ず狭いバンドギャップを有しチャネル層として作用する
層31と、大きいバンドギャップを有し高濃度にドープさ
れて電荷キャリヤを発生させるドナー層23とを有する。
は、少なくとも基板上に、意図的に不純物がドープされ
ず狭いバンドギャップを有しチャネル層として作用する
層31と、大きいバンドギャップを有し高濃度にドープさ
れて電荷キャリヤを発生させるドナー層23とを有する。
【００２９】エピタキシャル層を形成するプロセスは、
当業者の既知にＭＢＥ又はＭＯＣＶＤのような技術とす
るのが有利である。 (b) 層構造体11の表面上に、トランジスタの活性領域を
規定すると共におおうための例えばフォトレジストから
成るマスクＭを形成する（図２参照) 。
当業者の既知にＭＢＥ又はＭＯＣＶＤのような技術とす
るのが有利である。 (b) 層構造体11の表面上に、トランジスタの活性領域を
規定すると共におおうための例えばフォトレジストから
成るマスクＭを形成する（図２参照) 。
【００３０】(c) マスクＭを用いてアンダエッチングに
より層構造体11を基板10まで除去し、メサの側面部100
を形成する。この側面部は、アンダエッチングされるた
め傾斜するように示す。この型式のエッチングは、H3PO
4 、H2O2、H2O混合液から成り比率が3:1:20のエッチャ
ントを用いるウェットエッチング処理により行うことが
できる。ここで、アンダエッチングとは、メサ構造の頂
部がマスクＭよりも細くエッチングされることを意味す
るものと理解されるべきである。
より層構造体11を基板10まで除去し、メサの側面部100
を形成する。この側面部は、アンダエッチングされるた
め傾斜するように示す。この型式のエッチングは、H3PO
4 、H2O2、H2O混合液から成り比率が3:1:20のエッチャ
ントを用いるウェットエッチング処理により行うことが
できる。ここで、アンダエッチングとは、メサ構造の頂
部がマスクＭよりも細くエッチングされることを意味す
るものと理解されるべきである。
【００３１】(d) 次に、良好な誘電体層Ｋを均一に堆積
させる（図４参照）。ここで、良好な誘電体とは、集積
回路において種々の金属又は金属レベルのものを互いに
絶縁するために一般的に用いられる誘電体を意味するも
のと理解されるべきである。例えば、Si3N4 （窒化シリ
コン）又はSiO2（シリカ）を選択することができる。均
一な堆積とは、トランジスタを構成する全ての半導体領
域、メサ構造を構成する活性層、マスクＭ及びトランジ
スタ周囲の基板に亘って均一な厚さで堆積することを意
味するものと理解されるべきである。
させる（図４参照）。ここで、良好な誘電体とは、集積
回路において種々の金属又は金属レベルのものを互いに
絶縁するために一般的に用いられる誘電体を意味するも
のと理解されるべきである。例えば、Si3N4 （窒化シリ
コン）又はSiO2（シリカ）を選択することができる。均
一な堆積とは、トランジスタを構成する全ての半導体領
域、メサ構造を構成する活性層、マスクＭ及びトランジ
スタ周囲の基板に亘って均一な厚さで堆積することを意
味するものと理解されるべきである。
【００３２】(e) 次に、方向性エッチング、すなわちRI
E （反応性イオンエッチング）を行い、マスクＭ上及び
基板上の誘電体層Ｋを除去する。この異方性エッチング
は基板に垂直な方向の高い方向性を有しているから、マ
スクＭによって保護される領域、すなわちメサ構造の側
面 100上の誘電体層Ｋはそのまま維持される。この効果
は、マスク層が除去されることなく誘電体層Ｋを選択的
に除去することにより達成される。マスク層Ｍがフォト
レジストで誘電体層ＫがSi2N4 の場合、RIE を行うエッ
チングガスはSF6-CHF6の混合ガスとするのが好適であ
る。
E （反応性イオンエッチング）を行い、マスクＭ上及び
基板上の誘電体層Ｋを除去する。この異方性エッチング
は基板に垂直な方向の高い方向性を有しているから、マ
スクＭによって保護される領域、すなわちメサ構造の側
面 100上の誘電体層Ｋはそのまま維持される。この効果
は、マスク層が除去されることなく誘電体層Ｋを選択的
に除去することにより達成される。マスク層Ｍがフォト
レジストで誘電体層ＫがSi2N4 の場合、RIE を行うエッ
チングガスはSF6-CHF6の混合ガスとするのが好適であ
る。
【００３３】(f) 最後に、当業者に既知の方法でフォト
レジストマスクＭを除去する。この処理の後の構造を図
５に示す。
レジストマスクＭを除去する。この処理の後の構造を図
５に示す。
【００３４】このプロセスには、当業者にとって既知の
通常の工程が含まれる。
通常の工程が含まれる。
【００３５】(g) メサ構造の側面100 上に位置する誘電
体Ｋの表面上に接続部ＣS 及びＣD のオーミック接点Ｓ
及びＤを形成すると共にパッドＰS 及びＰD を形成する
（図３参照）。
体Ｋの表面上に接続部ＣS 及びＣD のオーミック接点Ｓ
及びＤを形成すると共にパッドＰS 及びＰD を形成する
（図３参照）。
【００３６】(h) 被覆層32を適切にエッチングすること
により、ショットキー層24を露出させるための溝、すな
わちゲート開口部101を形成する（図３参照）。
により、ショットキー層24を露出させるための溝、すな
わちゲート開口部101を形成する（図３参照）。
【００３７】(i) 溝101 内にショットキー型のゲート金
属化部Ｇを形成すると共に、誘電体Ｋの表面上に接続部
ＣG を形成しパッドＰG も形成する。
属化部Ｇを形成すると共に、誘電体Ｋの表面上に接続部
ＣG を形成しパッドＰG も形成する。
【００３８】上述した製造方法の利点は以下の通りであ
る。 ・トランジスタの活性領域を規定するマスクＭの形成工
程が、従来技術におけるイオン注入によって絶縁領域を
規定するためのマスクの形成工程と等価になる。 ・メサ構造を形成するウェットエッチング工程が、従来
技術によるイオン注入工程に比べて安価になる。このメ
サ構造は、トランジスタを絶縁する際一層有効である。 ・イオン注入に伴う加熱処理が回避される。 ・Si3N4 又はSiO2の堆積によって集積回路の他の領域を
保護することができ、従ってこの工程は製造時間を長く
することにはならない。 ・活性領域を規定するマスクＭがすでに存在するので、
RIE 工程においていかなるマスクも必要とならない。
る。 ・トランジスタの活性領域を規定するマスクＭの形成工
程が、従来技術におけるイオン注入によって絶縁領域を
規定するためのマスクの形成工程と等価になる。 ・メサ構造を形成するウェットエッチング工程が、従来
技術によるイオン注入工程に比べて安価になる。このメ
サ構造は、トランジスタを絶縁する際一層有効である。 ・イオン注入に伴う加熱処理が回避される。 ・Si3N4 又はSiO2の堆積によって集積回路の他の領域を
保護することができ、従ってこの工程は製造時間を長く
することにはならない。 ・活性領域を規定するマスクＭがすでに存在するので、
RIE 工程においていかなるマスクも必要とならない。
【００３９】本発明による製造方法によって製造したHE
MTについての性能試験結果によれば、従来のHEMTと同一
の条件で動作させた場合リーケージ電流が大幅に減少し
た。この判定は、引用例の図面のスケールはダイオード
として構成したトランジスタの反転リーケージ電流の値
を評価できるようにされていないため、引用例の説明に
基づいて行った。本発明による方法によって製造したト
ランジスタにおいて、リーケージ電流は零であると考え
ることができる。しかも、本発明によるトランジスタの
性能特性は既知のトランジスタに比べて一層改善されて
いる。
MTについての性能試験結果によれば、従来のHEMTと同一
の条件で動作させた場合リーケージ電流が大幅に減少し
た。この判定は、引用例の図面のスケールはダイオード
として構成したトランジスタの反転リーケージ電流の値
を評価できるようにされていないため、引用例の説明に
基づいて行った。本発明による方法によって製造したト
ランジスタにおいて、リーケージ電流は零であると考え
ることができる。しかも、本発明によるトランジスタの
性能特性は既知のトランジスタに比べて一層改善されて
いる。
【００４０】表Ｉにおいて、材料中のインジウムの濃度
の指標は、InP 基板との格子整合を得るための３元材料
中の好ましいインジウム濃度である。
の指標は、InP 基板との格子整合を得るための３元材料
中の好ましいインジウム濃度である。
【００４１】ゲート電極のショットキー接点を形成する
ために用いる金属は、TiPtAu合金とするのが有益であ
る。ソース及びドレイン電極Ｓ及びＤのオーミック接点
の金属化物は、AuGe/Ni/Auの堆積によって得られる。
ために用いる金属は、TiPtAu合金とするのが有益であ
る。ソース及びドレイン電極Ｓ及びＤのオーミック接点
の金属化物は、AuGe/Ni/Auの堆積によって得られる。
【００４２】バッファ層21は、層構造体11の形成におい
て超格子構造によって置換することができる。
て超格子構造によって置換することができる。
【００４３】
【表１】
【図１】図１は基板上に形成したHEMTの一例の構成を示
す斜視図である。
す斜視図である。
【図２】図２は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図３】図２は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図４】図４は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図５】図５は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図６】図６は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図７】図７は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図８】図８は本発明による集積回路の製造方法の一例
における工程を説明する断面図である。
における工程を説明する断面図である。
【図９】図９は図１のＡ−Ａ線断面図である。
10 基板 11 積層構造体 21 バッファ層 22 低ドープ層 23 ドナー層 24 低不純物濃度層 31 チャネル層 32 被覆層 101 メサ構造体の側面 Ｍ マスク Ｋ 誘電体層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/31 29/778 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (6)
- 【請求項１】 少なくとも、小さいバンドギャップの材
料から成ると共に低不純物濃度にドープされトランジス
タのチャネルを構成する層(31)と、大きいバンドギャッ
プの材料から成り高不純物濃度にドープされて電子を供
給するドナー層(23)とを含む積層構造(11)を基板(10)上
に形成し、 集積回路の他の素子に対してトランジスタ領域を完全に
包囲する絶縁領域を形成し、 ゲート電極、ソース電極及びドレイン電極を形成して、
高電子移動度トランジスタ（ＨＥＭＴ）を含む集積回路
を製造する方法において、前記絶縁領域を形成するに際
し、 前記層構造の表面に、トランジスタの活性領域を規定す
ると共に被覆するマスク（Ｍ）を形成し、 前記マスク（Ｍ）を用いて前記層構造を基板(10)までア
ンダエッチングになるまで異方性エッチングし、メサ構
造により活性領域を絶縁し、 異方性堆積によって誘電体層（Ｋ）を形成し、 トランジスタの活性領域の周囲のメサ構造の側面上に形
成されアンダエッチングされた後のマスクによって保護
されている前記誘電体層（Ｋ）の一部が維持されるよう
に、前記誘電体層（Ｋ）を方向性エッチングし、 前記マスク（Ｍ）を除去することを特徴とする集積回路
の製造方法。 - 【請求項２】 請求項１に記載の方法において、前記積
層構造(11)を形成する間に、前記チャネル層(31)より大
きいバンドギャップを有する材料から成る低不純物濃度
層(22)を前記チャネル層とドナー層(23)との間に形成
し、チャネル層との界面に２次元電子ガスを形成すると
共にこの２次元電子ガスの電子を隣接するドナー層(23)
の電荷から空間的に分離し、大きいバンドギャップを有
する低不純物濃度層(24)を前記ドナー層(23)の表面に形
成し、この低不純物濃度層(24)にショットキー型のゲー
ト金属化部（Ｇ）を形成することを特徴とする集積回路
の製造方法。 - 【請求項３】 請求項２に記載の方法において、前記積
層構造(11)を形成する工程中に、最も大きいバンドギャ
ップを有する材料から成るバッファ層(21)を前記基板と
第１の層(31)との間に形成し、最も小さいバンドギャッ
プを有する材料から成る高不純物濃度の被覆層(32)を、
ソース接点及びドレイン接点が形成される第４の層の表
面に形成することを特徴とする集積回路の製造方法。 - 【請求項４】 請求項３に記載の方法において、前記接
点を形成するため、 前記被覆層(32)上にソース接点及びドレイン接点を形成
し、メサ構造体の側面上の誘電体層（Ｋ）上にソース接
続部C S 及びドレイン接続部C D を形成し、 前記被覆層(32)をエッチングすることにより、ゲート開
口部として作用する溝(101) を形成し、 前記溝(101) 内にショットキー型のゲート金属化部を形
成し、前記メサ構造体上の誘電体層（Ｋ）上にゲート接
続部C G を形成することを特徴とする集積回路の製造方
法。 - 【請求項５】 請求項１から４のいずれか１項に記載の
方法において、前記基板をI n P で構成し、最も小さい
バンドギャップを有する材料層をG a I n A S で構成
し、最も大きいバンドギャップを有する材料層をAlI n
A S で構成したことを特徴とする集積回路の製造方法。 - 【請求項６】 請求項１から５までのいずれか１項に記
載の方法において、前記メサ構造体を絶縁する誘電体層
（Ｋ）の材料を、Si O2 又はSi3N4 から選択したことを
特徴とする集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9103198 | 1991-03-15 | ||
| FR9103198 | 1991-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575046A JPH0575046A (ja) | 1993-03-26 |
| JPH0766959B2 true JPH0766959B2 (ja) | 1995-07-19 |
Family
ID=9410807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058185A Expired - Fee Related JPH0766959B2 (ja) | 1991-03-15 | 1992-03-16 | 集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5358878A (ja) |
| EP (1) | EP0503731B1 (ja) |
| JP (1) | JPH0766959B2 (ja) |
| DE (1) | DE69227712T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606581B2 (ja) * | 1994-05-18 | 1997-05-07 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP3368452B2 (ja) * | 1995-04-25 | 2003-01-20 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US5856217A (en) * | 1997-04-10 | 1999-01-05 | Hughes Electronics Corporation | Modulation-doped field-effect transistors and fabrication processes |
| US6287946B1 (en) * | 1999-05-05 | 2001-09-11 | Hrl Laboratories, Llc | Fabrication of low resistance, non-alloyed, ohmic contacts to InP using non-stoichiometric InP layers |
| CA2456662A1 (en) * | 2001-08-07 | 2003-02-20 | Jan Kuzmik | High electron mobility devices |
| JP4822667B2 (ja) * | 2004-01-23 | 2011-11-24 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子及びその製造方法 |
| US7750370B2 (en) * | 2007-12-20 | 2010-07-06 | Northrop Grumman Space & Mission Systems Corp. | High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer |
| US10134839B2 (en) * | 2015-05-08 | 2018-11-20 | Raytheon Company | Field effect transistor structure having notched mesa |
| CN106686932B (zh) | 2015-11-05 | 2019-12-13 | 精能医学股份有限公司 | 植入式电子装置的防水结构 |
| CN112614886B (zh) * | 2020-12-16 | 2022-11-22 | 广东省科学院半导体研究所 | 一种hemt器件及其制作方法 |
| CN116960150A (zh) * | 2022-04-19 | 2023-10-27 | 联华电子股份有限公司 | 高电子迁移率晶体管 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4545109A (en) * | 1983-01-21 | 1985-10-08 | Rca Corporation | Method of making a gallium arsenide field effect transistor |
-
1992
- 1992-03-06 EP EP92200654A patent/EP0503731B1/fr not_active Expired - Lifetime
- 1992-03-06 DE DE69227712T patent/DE69227712T2/de not_active Expired - Fee Related
- 1992-03-09 US US07/848,615 patent/US5358878A/en not_active Expired - Lifetime
- 1992-03-16 JP JP4058185A patent/JPH0766959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5358878A (en) | 1994-10-25 |
| EP0503731B1 (fr) | 1998-12-02 |
| EP0503731A1 (fr) | 1992-09-16 |
| JPH0575046A (ja) | 1993-03-26 |
| DE69227712D1 (de) | 1999-01-14 |
| DE69227712T2 (de) | 1999-06-24 |
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