JPH0472384B2 - - Google Patents
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- JPH0472384B2 JPH0472384B2 JP58093524A JP9352483A JPH0472384B2 JP H0472384 B2 JPH0472384 B2 JP H0472384B2 JP 58093524 A JP58093524 A JP 58093524A JP 9352483 A JP9352483 A JP 9352483A JP H0472384 B2 JPH0472384 B2 JP H0472384B2
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- Japan
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- gallium arsenide
- layer
- arsenide layer
- gate electrode
- gate
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特に特性の経時変化が防
止されかつゲート耐圧の向上等によつてリニア増
幅素子及び集積回路素子に適するヘテロ接合型電
界効果トランジスタ及びその製造方法に関する。
止されかつゲート耐圧の向上等によつてリニア増
幅素子及び集積回路素子に適するヘテロ接合型電
界効果トランジスタ及びその製造方法に関する。
(b) 技術の背景
情報処理装置などの能力及びコストパフオーマ
ンスの一層の向上を志向して、半導体装置の高速
化及び低消費電力化が推進されており、キヤリア
の移動度がシリコン（Si）より遥に大きい砒化ガ
リウム（GaAs）などの化合物半導体を用いるト
ランジスタが多数提案されている。
ンスの一層の向上を志向して、半導体装置の高速
化及び低消費電力化が推進されており、キヤリア
の移動度がシリコン（Si）より遥に大きい砒化ガ
リウム（GaAs）などの化合物半導体を用いるト
ランジスタが多数提案されている。
これらの化合物半導体トランジスタのうちに、
空間分離型ドーピング、電子の界面量子化によつ
て構造上からもキヤリア移動度の増大を実現して
いるヘテロ接合型電界効果トランジスタ（以下ヘ
テロ接合FETと略称する）があり、現在知られ
ている最も高速の半導体装置としてその速やかな
実用化が期待されている。
空間分離型ドーピング、電子の界面量子化によつ
て構造上からもキヤリア移動度の増大を実現して
いるヘテロ接合型電界効果トランジスタ（以下ヘ
テロ接合FETと略称する）があり、現在知られ
ている最も高速の半導体装置としてその速やかな
実用化が期待されている。
さらにヘテロ接合FETはデジタル回路のみで
はなく、アナログ回路用のトランジスタとしても
期待されており、耐圧の向上などのアナログ用ト
ランジスタとしての特性改善が要望されている。
はなく、アナログ回路用のトランジスタとしても
期待されており、耐圧の向上などのアナログ用ト
ランジスタとしての特性改善が要望されている。
(c) 従来技術と問題点
従来知られているヘテロ接合FETの例を断面
図により第１図に示す。
図により第１図に示す。
第１図において、１は半絶縁性GaAs基板、２
はノンドープのGaAs層、３はｎ型の砒化アルミ
ニウム・ガリウム（AlxGa1−xAs）層でアルミ
ニウム（Al）の組成比ｘは例えば0.3である。４
はAlxGa1−xAs層でAlの組成比ｘは前記層３と
の界面においては層３に等しく、上方に向つて次
第に減少してｘ＝０となる。５はn+型GaAs層で
ある。なお６はノンドープのGaAs層２の
AlGaAs層３とのヘテロ接合界面近傍に形成され
る２次元電子ガスである。また７はソース電極、
８はドレイン電極、９はゲート電極である。
はノンドープのGaAs層、３はｎ型の砒化アルミ
ニウム・ガリウム（AlxGa1−xAs）層でアルミ
ニウム（Al）の組成比ｘは例えば0.3である。４
はAlxGa1−xAs層でAlの組成比ｘは前記層３と
の界面においては層３に等しく、上方に向つて次
第に減少してｘ＝０となる。５はn+型GaAs層で
ある。なお６はノンドープのGaAs層２の
AlGaAs層３とのヘテロ接合界面近傍に形成され
る２次元電子ガスである。また７はソース電極、
８はドレイン電極、９はゲート電極である。
前記構造のヘテロ接合FETにおいて、不純物
がドープされたｎ型AlGaAs層３は電子供給層と
呼ばれ、GaAs層２より電子親和力が小であるた
めにこの層からGaAs層２へ遷移した電子によつ
てヘテロ接合界面の近傍に前記２次元電子ガス６
が形成される。この２次元電子ガス６がヘテロ接
合FETのゲートチヤネルとして機能し、ゲート
電極９に印加される電圧によつて２次元電子面濃
度が、すなわちソース電極７とドレイン電極８と
の間のインピーダンスが制御される。
がドープされたｎ型AlGaAs層３は電子供給層と
呼ばれ、GaAs層２より電子親和力が小であるた
めにこの層からGaAs層２へ遷移した電子によつ
てヘテロ接合界面の近傍に前記２次元電子ガス６
が形成される。この２次元電子ガス６がヘテロ接
合FETのゲートチヤネルとして機能し、ゲート
電極９に印加される電圧によつて２次元電子面濃
度が、すなわちソース電極７とドレイン電極８と
の間のインピーダンスが制御される。
前記のヘテロ接合FETにおいて、n+型GaAs層
５はソース電極７及びドレイン電極８の半導体基
体との接触抵抗を低減することを目的として設け
られたものであり、半導体基体とシヨツトキ接触
するゲート電極９はAlGaAs層４に接して設けら
れる。多くは更にゲート閾値電圧をAlGaAs層４
の厚さによつて調整している。
５はソース電極７及びドレイン電極８の半導体基
体との接触抵抗を低減することを目的として設け
られたものであり、半導体基体とシヨツトキ接触
するゲート電極９はAlGaAs層４に接して設けら
れる。多くは更にゲート閾値電圧をAlGaAs層４
の厚さによつて調整している。
この構造を実現するために、ヘテロ接合FET
の製造工程において従来は第２図に示す如く、ソ
ース電極７及びドレイン電極８が設けられた半導
体基体上にゲートパターンマスク１０を設けて、
n+型GaAs層５及び一部のAlGaAs層４が選択的
に除去されたリセスを通常ウエツトエツチング法
によつて形成している。
の製造工程において従来は第２図に示す如く、ソ
ース電極７及びドレイン電極８が設けられた半導
体基体上にゲートパターンマスク１０を設けて、
n+型GaAs層５及び一部のAlGaAs層４が選択的
に除去されたリセスを通常ウエツトエツチング法
によつて形成している。
前記構造の従来のヘテロ接合FETにおいては、
その特性に経時変化を生ずる。すなわち例えばソ
ース−ドレイン間電流の飽和値Idss及び伝達コン
ダクタンスgmが初期値に比較して次第に低下す
る。またゲートのシヨツトキ耐圧も次第に低下す
る。
その特性に経時変化を生ずる。すなわち例えばソ
ース−ドレイン間電流の飽和値Idss及び伝達コン
ダクタンスgmが初期値に比較して次第に低下す
る。またゲートのシヨツトキ耐圧も次第に低下す
る。
前記のソース−ドレイン間電流Idss及び伝達コ
ンダクタンスgmの低下は２次元電子ガス６の電
子面濃度の減少によつて生じている。この電子面
濃度の減少はゲート電極９の周辺の最上層の半導
体がAlGaAsであつてAlが酸素（O2）と結合し易
く、酸素が半導体層に取込まれるに伴つてトラツ
プが形成され、ノンドープのGaAs層２に遷移す
る電子の数が減少することに起因すると考えられ
る。
ンダクタンスgmの低下は２次元電子ガス６の電
子面濃度の減少によつて生じている。この電子面
濃度の減少はゲート電極９の周辺の最上層の半導
体がAlGaAsであつてAlが酸素（O2）と結合し易
く、酸素が半導体層に取込まれるに伴つてトラツ
プが形成され、ノンドープのGaAs層２に遷移す
る電子の数が減少することに起因すると考えられ
る。
またゲートのシヨツトキ耐圧の低下もゲート電
極９の周辺の半導体層の前記の変化によるものと
考えられる。
極９の周辺の半導体層の前記の変化によるものと
考えられる。
以上説明した如き現状に対処して特性の経時変
化が防止され信頼性が向上したヘテロ接合FET
が提供されることが要望されている。
化が防止され信頼性が向上したヘテロ接合FET
が提供されることが要望されている。
(d) 発明の目的
本発明は半導体装置、特に前述の如き経時変化
が防止されて、良好で安定した特性を有するヘテ
ロ接合FET及びその製造方法を提供することを
目的とする。
が防止されて、良好で安定した特性を有するヘテ
ロ接合FET及びその製造方法を提供することを
目的とする。
(e) 発明の構成
本発明の目的とする半導体装置は、半絶縁性の
砒化ガリウム基板上に、ノンドープの第１砒化ガ
リウム層と、ドナー不純物を含む砒化アルミニウ
ム・ガリウム層と、第２の砒化ガリウム層とを順
次積層し、前記第１の砒化ガリウム層の前記砒化
アルミニウム・ガリウム層とのヘテロ接合界面近
傍に２次元電子ガスとを備え、前記第２の砒化ガ
リウム層の厚さをゲート電極近傍で薄くし、且つ
ゲート電極直下にて切除して表出する該砒化アル
ミニウム・ガリウム層を該ゲート電極で完全に覆
い且つ該ゲート電極が第２の砒化ガリウム層の薄
い部分まで延びている半導体装置によつて提供さ
れる。
砒化ガリウム基板上に、ノンドープの第１砒化ガ
リウム層と、ドナー不純物を含む砒化アルミニウ
ム・ガリウム層と、第２の砒化ガリウム層とを順
次積層し、前記第１の砒化ガリウム層の前記砒化
アルミニウム・ガリウム層とのヘテロ接合界面近
傍に２次元電子ガスとを備え、前記第２の砒化ガ
リウム層の厚さをゲート電極近傍で薄くし、且つ
ゲート電極直下にて切除して表出する該砒化アル
ミニウム・ガリウム層を該ゲート電極で完全に覆
い且つ該ゲート電極が第２の砒化ガリウム層の薄
い部分まで延びている半導体装置によつて提供さ
れる。
前記半導体装置の一例として、前記第２の砒化
ガリウム層が、第３の砒化ガリウム層と、該第３
の砒化ガリウム層より高濃度のドナー不純物を含
む第４の砒化ガリウム層とにより構成され、前記
ゲート電極が該第３の砒化ガリウム層とのみ接す
る構造の半導体装置があげられる。
ガリウム層が、第３の砒化ガリウム層と、該第３
の砒化ガリウム層より高濃度のドナー不純物を含
む第４の砒化ガリウム層とにより構成され、前記
ゲート電極が該第３の砒化ガリウム層とのみ接す
る構造の半導体装置があげられる。
ゲート電極が第２の領域に表出する砒化アルミ
ニウム・ガリウム層を完全に覆うことにより特性
の経時変化が防止される。一方、ゲート電極の側
面と第２の砒化ガリウム層との接触面に新たに寄
生容量が発生し、これは遮断周波数を低下させ
る。従つて本発明において第２の砒化ガリウム層
に薄い部分を設け、そこにのみゲート電極が接す
る様形成することで、寄生容量の増大することな
く砒化アルミニウム・ガリウム層を完全に被覆す
ることができる。
ニウム・ガリウム層を完全に覆うことにより特性
の経時変化が防止される。一方、ゲート電極の側
面と第２の砒化ガリウム層との接触面に新たに寄
生容量が発生し、これは遮断周波数を低下させ
る。従つて本発明において第２の砒化ガリウム層
に薄い部分を設け、そこにのみゲート電極が接す
る様形成することで、寄生容量の増大することな
く砒化アルミニウム・ガリウム層を完全に被覆す
ることができる。
また、前記半導体装置は半絶縁性の砒化ガリウ
ム基板上に、ノンドープの第１の砒化ガリウム層
と、ドナー不純物を含む砒化アルミニウム・ガリ
ウム層と、第２の砒化ガリウム層とを成長し、前
記第２の砒化ガリウム層上に開口を有するゲート
パターンマスクを設け、該開口を利用して等方性
エツチングを実施し前記第２の砒化ガリウム層の
厚さを減少させて第１の領域を形成し、次いで前
記開口を利用して前記第２の砒化ガリウム層に選
択的に異方性エツチングを実施し該第１の領域内
において前記第２の砒化ガリウム層を除去して第
２の領域を形成し、次いでゲート金属を被着して
該第２の全領域において前記砒化アルミニウム・
ガリウム層に接し、かつ前記第１第１の領域内で
終端するゲート電極を形成し、しかる後に前記ゲ
ートパターンマスクを除去する工程を含む製造方
法が好ましい。
ム基板上に、ノンドープの第１の砒化ガリウム層
と、ドナー不純物を含む砒化アルミニウム・ガリ
ウム層と、第２の砒化ガリウム層とを成長し、前
記第２の砒化ガリウム層上に開口を有するゲート
パターンマスクを設け、該開口を利用して等方性
エツチングを実施し前記第２の砒化ガリウム層の
厚さを減少させて第１の領域を形成し、次いで前
記開口を利用して前記第２の砒化ガリウム層に選
択的に異方性エツチングを実施し該第１の領域内
において前記第２の砒化ガリウム層を除去して第
２の領域を形成し、次いでゲート金属を被着して
該第２の全領域において前記砒化アルミニウム・
ガリウム層に接し、かつ前記第１第１の領域内で
終端するゲート電極を形成し、しかる後に前記ゲ
ートパターンマスクを除去する工程を含む製造方
法が好ましい。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第３図ａ乃至ｇは本発明の実施例について、そ
の主要製造工程における状態を示す断面図であ
る。
の主要製造工程における状態を示す断面図であ
る。
第３図ａ参照
半絶縁性GaAs基板２１上に、ノンドープの
GaAs層２２を厚さ例えば0.3乃至３〔μｍ〕程度
に、例えばAlの組成比ｘを0.3とし、シリコン
（Si）を２×1018〔cm-3〕程度にドープしたｎ型
AlxGa1−xAs層２３を厚さ例えば30〔nm〕程度
に、次いで前記層２３と同様に不純物がドープさ
れ、Alの組成比ｘが前記層２３との界面におい
ては層２３に等しく、次第に減少してｘ＝０とな
るｎ型AlxGa1−xAs層２４を厚さ例えば30〔nm〕
程度に、更に例えばSiを２×1017乃至７×1017〔cm
−３〕程度にドープしたｎ型GaAs層２５を厚さ例
えば50〔nm〕程度に、例えばSiを１×1018乃至４
×1018〔cm-3〕程度にドープしたn+型GaAs層２６
を厚さ例えば100〔nm〕程度に、連続してエピタ
キシヤル成長する。以上の半導体層形成に伴なつ
て、ノンドープのGaAs層２２のｎ型AlxGa1−
xAs層２３とのヘテロ接合界面近傍に２次元電子
ガス２７が形成される。なお本実施例においては
分子線結晶成長方法によつて前記成長を実施して
いる。
GaAs層２２を厚さ例えば0.3乃至３〔μｍ〕程度
に、例えばAlの組成比ｘを0.3とし、シリコン
（Si）を２×1018〔cm-3〕程度にドープしたｎ型
AlxGa1−xAs層２３を厚さ例えば30〔nm〕程度
に、次いで前記層２３と同様に不純物がドープさ
れ、Alの組成比ｘが前記層２３との界面におい
ては層２３に等しく、次第に減少してｘ＝０とな
るｎ型AlxGa1−xAs層２４を厚さ例えば30〔nm〕
程度に、更に例えばSiを２×1017乃至７×1017〔cm
−３〕程度にドープしたｎ型GaAs層２５を厚さ例
えば50〔nm〕程度に、例えばSiを１×1018乃至４
×1018〔cm-3〕程度にドープしたn+型GaAs層２６
を厚さ例えば100〔nm〕程度に、連続してエピタ
キシヤル成長する。以上の半導体層形成に伴なつ
て、ノンドープのGaAs層２２のｎ型AlxGa1−
xAs層２３とのヘテロ接合界面近傍に２次元電子
ガス２７が形成される。なお本実施例においては
分子線結晶成長方法によつて前記成長を実施して
いる。
前記ノンドープのGaAs層２２とｎ型AlxGa1
−xAs層２３との間にノンドープのAlxGa1−
xAs層を挿入することもしばしば行なわれる。ま
たGaAs層２５及び２６の不純物ドーピングは次
に述べるソース電極及びドレイン電極の低抵抗性
接続を確保するための手段であつて、後に述べる
如く他の手段によつて代替してもよいがn+GaAs
層２６を設ける本実施例の構造が最も実際的であ
る。
−xAs層２３との間にノンドープのAlxGa1−
xAs層を挿入することもしばしば行なわれる。ま
たGaAs層２５及び２６の不純物ドーピングは次
に述べるソース電極及びドレイン電極の低抵抗性
接続を確保するための手段であつて、後に述べる
如く他の手段によつて代替してもよいがn+GaAs
層２６を設ける本実施例の構造が最も実際的であ
る。
第３図ｂ参照
前記半導体基体について素子間分離のためのメ
サエツチング或いは高抵抗領域の形成などを行な
う。（図示省略） 次いでソース電極２８及びドレイン電極２９を
例えば金・ゲルマニウム（AuGe（Ge12重量％））
及び金（Au）を連続蒸着しパターニングを行な
つて配設し、合金化処理を施して低抵抗性接触を
形成する。
サエツチング或いは高抵抗領域の形成などを行な
う。（図示省略） 次いでソース電極２８及びドレイン電極２９を
例えば金・ゲルマニウム（AuGe（Ge12重量％））
及び金（Au）を連続蒸着しパターニングを行な
つて配設し、合金化処理を施して低抵抗性接触を
形成する。
第３図ｃ参照
電子ビームレジスト例えば富士通製ポジ型レジ
ストCMR−100を半導体基体上に塗布して加熱
し、電子ビーム直接露光及び現像処理を行なつ
て、ゲートパターンマスク３０を得る。
ストCMR−100を半導体基体上に塗布して加熱
し、電子ビーム直接露光及び現像処理を行なつ
て、ゲートパターンマスク３０を得る。
第３図ｄ参照
ウエツトエツチング法によつて、弗酸（HF）
系エツチング液などを用いてn+型GaAs層２６を
エツチング除去する。通常はこのエツチングはｎ
型GaAs層２５にも及ぼす。すなわちエツチング
中にソース−ドレイン電流を測定してｎ型GaAs
層２５のほぼ中間位置でエツチングを終止する。
系エツチング液などを用いてn+型GaAs層２６を
エツチング除去する。通常はこのエツチングはｎ
型GaAs層２５にも及ぼす。すなわちエツチング
中にソース−ドレイン電流を測定してｎ型GaAs
層２５のほぼ中間位置でエツチングを終止する。
第３図ｅ参照
リアクテイブイオンエツチング法によつて、第
２のエツチング処理を行なう。本実施例において
は、ジクロロジフルオロメタン（CCl2F2）：ヘリ
ウム（He）＝１：１の流量比、圧力５〔Pa〕程度
のガス中で、周波数13.56〔ＭHz〕、パワー密度約
0.18〔Ｗ／cm2〕の電力を印加して、前記のウエツ
トリセス領域内で選択的にｎ型GaAs層２５を除
去し、ｎ型AlxGa1−xAs層２４に及ぼして処理
を停止する。AlGaAs層２４のエツチング速度
は、GaAs層の１／200程度と十分な選択性があ
るためにエツチング終止の制御は容易であり、更
にエツチング面は良好な平面となる。
２のエツチング処理を行なう。本実施例において
は、ジクロロジフルオロメタン（CCl2F2）：ヘリ
ウム（He）＝１：１の流量比、圧力５〔Pa〕程度
のガス中で、周波数13.56〔ＭHz〕、パワー密度約
0.18〔Ｗ／cm2〕の電力を印加して、前記のウエツ
トリセス領域内で選択的にｎ型GaAs層２５を除
去し、ｎ型AlxGa1−xAs層２４に及ぼして処理
を停止する。AlGaAs層２４のエツチング速度
は、GaAs層の１／200程度と十分な選択性があ
るためにエツチング終止の制御は容易であり、更
にエツチング面は良好な平面となる。
この第２のエツチング処理はゲートパターンマ
スク３０のパターンに忠実に半導体基体面にほぼ
垂直に進行するために、図示の如くリセスの形状
は２段になる。
スク３０のパターンに忠実に半導体基体面にほぼ
垂直に進行するために、図示の如くリセスの形状
は２段になる。
第３図ｆ参照
例えばアルミニウム（Al）等のゲート金属を
真空中で半導体基体面に対し垂直方向からゲート
パターンマスク３０を介して半導体基体に約500
〜800〔nm〕被着する。この結果図に例示する如
くゲート電極３１が形成される。この方法によつ
てゲート電極３１を形成すれば、n+型AlGaAs層
２４の表出面は完全にゲート電極３１によつて被
覆され、しかもゲート電極３１がｎ型GaAs層２
６に接することはない。
真空中で半導体基体面に対し垂直方向からゲート
パターンマスク３０を介して半導体基体に約500
〜800〔nm〕被着する。この結果図に例示する如
くゲート電極３１が形成される。この方法によつ
てゲート電極３１を形成すれば、n+型AlGaAs層
２４の表出面は完全にゲート電極３１によつて被
覆され、しかもゲート電極３１がｎ型GaAs層２
６に接することはない。
第３図ｇ参照
ゲートパターンマスク３０を剥離除去すること
によつて不要のゲート金属３２がリフトオフされ
て、ヘテロ接合FET素子が完成する。
によつて不要のゲート金属３２がリフトオフされ
て、ヘテロ接合FET素子が完成する。
従来例と本発明の実施例の電気的特性は従来例
では室温100時間放置における特性はソース、ド
レイン電極間の飽和電流、ならびに伝達コンダク
タンスが10〜30％減少し、ソース、ゲート電極間
の直列抵抗は10〜30％程度増加する。又シヨツト
キ耐圧は10〜40％減少する。又加熱による加速試
験では短時間で径時変化が発生する。以上の従来
例に比較し本発明の実施例の前記特性の変動はい
ずれも数％以内である。加熱による加速試験では
GaAsMESFET並みであり高信頼なヘテロ接合
FET素子が得られる。
では室温100時間放置における特性はソース、ド
レイン電極間の飽和電流、ならびに伝達コンダク
タンスが10〜30％減少し、ソース、ゲート電極間
の直列抵抗は10〜30％程度増加する。又シヨツト
キ耐圧は10〜40％減少する。又加熱による加速試
験では短時間で径時変化が発生する。以上の従来
例に比較し本発明の実施例の前記特性の変動はい
ずれも数％以内である。加熱による加速試験では
GaAsMESFET並みであり高信頼なヘテロ接合
FET素子が得られる。
尚、上記の実施例では、図面ではデプリーシヨ
ンタイプを示しているが、ゲート下のAlGaAs層
が２×1018オーダーのとき30〔nm〕以上あればデ
プリーシヨンタイプであり、10〜15〔nm〕以下の
ときエンハンスメントタイプとなる。
ンタイプを示しているが、ゲート下のAlGaAs層
が２×1018オーダーのとき30〔nm〕以上あればデ
プリーシヨンタイプであり、10〜15〔nm〕以下の
ときエンハンスメントタイプとなる。
以上の説明によつて明らかにされたとおり、従
来のヘテロ接合FETにおいてはゲート電極の周
囲にAlGaAs層が表出していたのに対して、本発
明のヘテロ接合FETにおいてはAlGaAs層の従来
表出していた領域がGaAs層に被覆されており、
先に説明した従来構造における特性の経時変化が
防止される。またこの様にAlGaAs層が被覆され
ることによつてこの層に対する表面空気層の影響
が減少して、２次元電子ガスの面密度の増大、す
なわち伝達コンダクタンスgmが増大する効果が
得られる。
来のヘテロ接合FETにおいてはゲート電極の周
囲にAlGaAs層が表出していたのに対して、本発
明のヘテロ接合FETにおいてはAlGaAs層の従来
表出していた領域がGaAs層に被覆されており、
先に説明した従来構造における特性の経時変化が
防止される。またこの様にAlGaAs層が被覆され
ることによつてこの層に対する表面空気層の影響
が減少して、２次元電子ガスの面密度の増大、す
なわち伝達コンダクタンスgmが増大する効果が
得られる。
前記のゲート電極の周囲のGaAs層のキヤリア
濃度が、例えばオーミツク接触に適する１×1018
乃至４×1018〔cm-3〕程度である場合にはシヨツ
トキ耐圧の低下、寄生容量の増大などを招く。特
にゲート耐圧の低下はデジタル回路より高耐圧が
必要であるアナログ回路用のリニア増幅素子とし
ては重大な問題である。この点を考慮して前記実
施例においてはAlGaAs層２４上にキヤリア濃度
を異にするｎ型GaAs層２５とn+型GaAs層２６
とを積層形成し、n+型GaAs２６をオーミツク接
触電極形成に適する前記キヤリア濃度に、ｎ型
GaAs層２５をゲート耐圧を所要の５〔Ｖ〕程度
以上に保つことが可能な５×1017〔cm-3〕程度以
下のキヤリア濃度としている。
濃度が、例えばオーミツク接触に適する１×1018
乃至４×1018〔cm-3〕程度である場合にはシヨツ
トキ耐圧の低下、寄生容量の増大などを招く。特
にゲート耐圧の低下はデジタル回路より高耐圧が
必要であるアナログ回路用のリニア増幅素子とし
ては重大な問題である。この点を考慮して前記実
施例においてはAlGaAs層２４上にキヤリア濃度
を異にするｎ型GaAs層２５とn+型GaAs層２６
とを積層形成し、n+型GaAs２６をオーミツク接
触電極形成に適する前記キヤリア濃度に、ｎ型
GaAs層２５をゲート耐圧を所要の５〔Ｖ〕程度
以上に保つことが可能な５×1017〔cm-3〕程度以
下のキヤリア濃度としている。
ゲート電極周辺については前記GaAs層はキヤ
リア濃度が低い方がゲート耐圧及び寄生容量など
の点について有利である。前記実施例のｎ型
GaAs層２５のキヤリア濃度を２×1017〔cm-3〕程
度以上に選択しているのは、先に述べた如くソー
ス電極２８及びドレイン電極２９と２次元電子ガ
ス２７との低抵抗性接続を得るためであつて、こ
れらのオーミツク接続領域に対して例えばイオン
注入或いは選択的エピタキシヤル成長等の方法に
よつて選択的に不純物を導入することを前提とし
て、GaAs層２５のキヤリア濃度を前記実施例よ
り低減するならばゲート耐圧の向上、寄生容量の
減少などの効果が得られる。また前記手段を前提
としてn+型GaAs層２６を省略することも可能で
ある。
リア濃度が低い方がゲート耐圧及び寄生容量など
の点について有利である。前記実施例のｎ型
GaAs層２５のキヤリア濃度を２×1017〔cm-3〕程
度以上に選択しているのは、先に述べた如くソー
ス電極２８及びドレイン電極２９と２次元電子ガ
ス２７との低抵抗性接続を得るためであつて、こ
れらのオーミツク接続領域に対して例えばイオン
注入或いは選択的エピタキシヤル成長等の方法に
よつて選択的に不純物を導入することを前提とし
て、GaAs層２５のキヤリア濃度を前記実施例よ
り低減するならばゲート耐圧の向上、寄生容量の
減少などの効果が得られる。また前記手段を前提
としてn+型GaAs層２６を省略することも可能で
ある。
本発明においてはゲート電極のAlGaAs層との
シヨツトキ接触面と前記のGaAs被覆層とを先に
述べた如く２段のリセス構造によつて設けてい
る。この２面のうちAlGaAs層面はヘテロ接合
FETの特性を大きく支配するが、本発明の製造
方法によれば平面性の良好な面を再現性良く形成
することができる。
シヨツトキ接触面と前記のGaAs被覆層とを先に
述べた如く２段のリセス構造によつて設けてい
る。この２面のうちAlGaAs層面はヘテロ接合
FETの特性を大きく支配するが、本発明の製造
方法によれば平面性の良好な面を再現性良く形成
することができる。
(g) 発明の効果
以上説明した如く本発明により、GaAs−
AlGaAs系ヘテロ接合FETにおいて、AlGaAs層
をGaAs層によつて被覆して２段リセス構造上に
ゲート電極を設けることによつて、寄生容量が軽
減され、特性の変化が防止され、更に伝達コンダ
クタンスの増大が達成される。更に前記GaAs層
の不純物濃度を選択することが可能であつて、ゲ
ート耐圧の向上、寄生容量の減少を達成すること
ができる。このゲート耐圧の向上は特にリニア増
幅用ヘテロ接合用FETに効果がある。
AlGaAs系ヘテロ接合FETにおいて、AlGaAs層
をGaAs層によつて被覆して２段リセス構造上に
ゲート電極を設けることによつて、寄生容量が軽
減され、特性の変化が防止され、更に伝達コンダ
クタンスの増大が達成される。更に前記GaAs層
の不純物濃度を選択することが可能であつて、ゲ
ート耐圧の向上、寄生容量の減少を達成すること
ができる。このゲート耐圧の向上は特にリニア増
幅用ヘテロ接合用FETに効果がある。
また本発明の製造方法によつて前記ヘテロ接合
FETを製造することによつて、活性層領域を均
一に再現性良く形成することが容易であつて、前
記ヘテロ接合FETの実用化に大きく寄与する。
FETを製造することによつて、活性層領域を均
一に再現性良く形成することが容易であつて、前
記ヘテロ接合FETの実用化に大きく寄与する。
第１図はヘテロ接合FETの従来例を示す断面
図、第２図は前記従来例についてリセスを形成す
る製造方法の例を示す断面図、第３図ａ乃至ｇは
本発明の実施例について主要製造工程における状
態を示す断面図である。 図において、２１は半絶縁性GaAs基板、２２
はノンドープのGaAs層、２３及び２４はｎ型
AlxGa1−xAs層、２５はｎ型GaAs層、２６はn+
型GaAs層、２７は２次元電子ガス、２８はソー
ス電極、２９はドレイン電極、３０はゲートパタ
ーンマスク、３１はゲート電極を示す。
図、第２図は前記従来例についてリセスを形成す
る製造方法の例を示す断面図、第３図ａ乃至ｇは
本発明の実施例について主要製造工程における状
態を示す断面図である。 図において、２１は半絶縁性GaAs基板、２２
はノンドープのGaAs層、２３及び２４はｎ型
AlxGa1−xAs層、２５はｎ型GaAs層、２６はn+
型GaAs層、２７は２次元電子ガス、２８はソー
ス電極、２９はドレイン電極、３０はゲートパタ
ーンマスク、３１はゲート電極を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性砒化ガリウム基板上に、ノンドープ
の第１砒化ガリウム層と、ドナー不純物を含む砒
化アルミニウム・ガリウム層と、第２砒化ガリウ
ム層とが順次積層され、 前記第１の砒化ガリウム層と前記砒化アルミニ
ウム・ガリウム層とのヘテロ接合界面近傍に２次
元電子ガスが形成され、 該砒化アルミニウム・ガリウム層にゲート電極
が接続される半導体装置において、 該ゲート電極の近傍の領域における該第２の砒
化ガリウム層は、当該第２の砒化ガリウム層より
薄く形成された第３の砒化ガリウム層によつて構
成され、 該ゲート電極で該第３の砒化ガリウム層のゲー
ト電極窓内に表出する該砒化アルミニウム・ガリ
ウム層を完全に覆い、且つ該ゲート電極が該第３
の砒化ガリウム層の表面にのみ延びていることを
特徴とする半導体装置。 ２ 半絶縁性の砒化ガリウム基板上に、ノンドー
プの第１の砒化ガリウム層と、ドナー不純物を含
む砒化アルミニウム・ガリウム層と、第２の砒化
ガリウム層とを成長する工程と、 前記第２の砒化ガリウム層上に開口を有するゲ
ートパターンマスクを設け、該開口を利用して等
方性エツチングを実施し、第２の砒化ガリウム層
の厚さを減少させて第３の砒化ガリウム層を形成
する工程と、 次いで前記開口を利用して前記第３の砒化ガリ
ウム層に選択的に異方性エツチングを実施し該第
３の砒化ガリウム層内において当該第３の砒化ガ
リウム層を除去して該砒化アルミニウム・ガリウ
ム層を露出する開口部を形成する工程と、 次いでゲート金属を被着して該開口部全領域に
おいて前記砒化アルミニウム・ガリウム層に接
し、かつ前記第３の砒化ガリウム層内で終端する
ゲート電極を形成し、しかる後に前記ゲートパタ
ーンマスクを除去する工程を含んでなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093524A JPS59218778A (ja) | 1983-05-27 | 1983-05-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093524A JPS59218778A (ja) | 1983-05-27 | 1983-05-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218778A JPS59218778A (ja) | 1984-12-10 |
| JPH0472384B2 true JPH0472384B2 (ja) | 1992-11-18 |
Family
ID=14084704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093524A Granted JPS59218778A (ja) | 1983-05-27 | 1983-05-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218778A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8500218A (nl) * | 1985-01-28 | 1986-08-18 | Philips Nv | Halfgeleiderinrichting met tweedimensionaal ladingsdragergas. |
| JP2607310B2 (ja) * | 1990-11-30 | 1997-05-07 | ローム株式会社 | 電界効果トランジスタの製造方法 |
| JPH04260338A (ja) * | 1991-02-14 | 1992-09-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002217212A (ja) * | 2001-01-19 | 2002-08-02 | Murata Mfg Co Ltd | ヘテロ接合電界効果トランジスタ |
-
1983
- 1983-05-27 JP JP58093524A patent/JPS59218778A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| IEEE ELECTRON DEVICE LETTERS=1981 * |
| JAPANESE JOURNAL OF APPLIED PHYSICS=1981 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59218778A (ja) | 1984-12-10 |
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