JPH0766964B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPH0766964B2 JPH0766964B2 JP62007796A JP779687A JPH0766964B2 JP H0766964 B2 JPH0766964 B2 JP H0766964B2 JP 62007796 A JP62007796 A JP 62007796A JP 779687 A JP779687 A JP 779687A JP H0766964 B2 JPH0766964 B2 JP H0766964B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦型電界効果トランジスタの製造方法に関
し、特にオン抵抗を低減できる縦型電界効果トランジス
タの製造方法に関する。
し、特にオン抵抗を低減できる縦型電界効果トランジス
タの製造方法に関する。
従来の縦型電界効果トランジスタの製造方法を第４図
（ａ），（ｂ）により説明する。まず第４図（ａ）に示
すように、N+型半導体基板１上にN-エピタキシャル層２
を成長し、エピタキシャル層２表面に酸化膜４を介して
低エネルギーイオン注入帯３を設けオン抵抗の低減をは
かっていた。その後チャネル部となるＰ層領域９更にそ
の外側にN+拡散領域を設けソースN+領域とする。次にこ
れらのソースN+領域を短絡するアルミニウムのソース電
極11を設けると共にＰ層領域９の表面に絶縁膜を介して
ゲート電極６を設けることにより、第３図（ｂ）に示す
縦型電界効果トランジスタが得られる。なお、７は層間
絶縁膜である。
（ａ），（ｂ）により説明する。まず第４図（ａ）に示
すように、N+型半導体基板１上にN-エピタキシャル層２
を成長し、エピタキシャル層２表面に酸化膜４を介して
低エネルギーイオン注入帯３を設けオン抵抗の低減をは
かっていた。その後チャネル部となるＰ層領域９更にそ
の外側にN+拡散領域を設けソースN+領域とする。次にこ
れらのソースN+領域を短絡するアルミニウムのソース電
極11を設けると共にＰ層領域９の表面に絶縁膜を介して
ゲート電極６を設けることにより、第３図（ｂ）に示す
縦型電界効果トランジスタが得られる。なお、７は層間
絶縁膜である。
上述した従来の縦型電界効果トランジスタではオン抵抗
を下げるために10〜100KeVの低エネルギーイオン注入の
ため表面濃度のみが高くなり、均一な濃度領域が形成し
にくいという欠点がある。
を下げるために10〜100KeVの低エネルギーイオン注入の
ため表面濃度のみが高くなり、均一な濃度領域が形成し
にくいという欠点がある。
本発明の目的は、ベース−ベース間の表面のみの濃度を
向上させるだけでなく、均一な濃度分布の基板と同一導
電型の不純物領域を形成し、オン抵抗を低減できる縦型
電界効果トランジスタの製造方法を提供することにあ
る。
向上させるだけでなく、均一な濃度分布の基板と同一導
電型の不純物領域を形成し、オン抵抗を低減できる縦型
電界効果トランジスタの製造方法を提供することにあ
る。
本発明は、ドレイン領域を構成する一導電型のエピタキ
シャル層に逆導電型のベースが設けられ、該ベース内に
一導電型のソース領域が設けられ、該ベース上にゲート
が設けられ、基板の表面−裏面間に電流を流す縦型電界
効果トランジスタの製造方法において、前記エピタキシ
ャル層の選択的に限定された表面領域である前記ベース
間の領域に一導電型のイオンの超高エネルギーイオン注
入を行なって不純物濃度のピークが表面から離間した内
部に位置する濃度プロファイルを具備する一導電型の不
純物領域を形成する工程を有することを特徴とする縦型
電界効果トランジスタの製造方法にある。
シャル層に逆導電型のベースが設けられ、該ベース内に
一導電型のソース領域が設けられ、該ベース上にゲート
が設けられ、基板の表面−裏面間に電流を流す縦型電界
効果トランジスタの製造方法において、前記エピタキシ
ャル層の選択的に限定された表面領域である前記ベース
間の領域に一導電型のイオンの超高エネルギーイオン注
入を行なって不純物濃度のピークが表面から離間した内
部に位置する濃度プロファイルを具備する一導電型の不
純物領域を形成する工程を有することを特徴とする縦型
電界効果トランジスタの製造方法にある。
なお。超高エネルギーイオン注入の工程は縦型電界効果
トランジスタの製造工程でゲート領域形成工程前か又は
多結晶シリコンゲート形成後の何れに行ってもよい。
トランジスタの製造工程でゲート領域形成工程前か又は
多結晶シリコンゲート形成後の何れに行ってもよい。
また、超高エネルギーイオン注入条件としてはイオン打
ち込みの加速電圧を0.1〜5MeVとすることにより効果的
に実施できる。
ち込みの加速電圧を0.1〜5MeVとすることにより効果的
に実施できる。
次に、本発明の実施例について図面を参照して説明す
る。第１図（ａ），（ｂ）は本発明の一実施例を説明す
るために工程順に示した素子の断面図である。
る。第１図（ａ），（ｂ）は本発明の一実施例を説明す
るために工程順に示した素子の断面図である。
まず、第１図（ａ）に示すように、N+型半導体基板１に
N-エピタキシャル層２を成長し、N-エピタキシャル層２
の表面に酸化膜（SiO2）４を形成し、その酸化膜の上に
イオン注入カバー10（例えばアルミニウム）を形成し、
その上より、高エネルギーイオン注入（例えば0.1〜5Me
V）を行ないＮイオン注入層３を形成する。このように
して得られたＮイオン注入層を含む第１図（ａ）のAB間
の不純物濃度は第３図の濃度プロファイルＩに示すよう
になる。
N-エピタキシャル層２を成長し、N-エピタキシャル層２
の表面に酸化膜（SiO2）４を形成し、その酸化膜の上に
イオン注入カバー10（例えばアルミニウム）を形成し、
その上より、高エネルギーイオン注入（例えば0.1〜5Me
V）を行ないＮイオン注入層３を形成する。このように
して得られたＮイオン注入層を含む第１図（ａ）のAB間
の不純物濃度は第３図の濃度プロファイルＩに示すよう
になる。
次に、第１図（ｂ）に示すように、チャネル部となるＰ
層領域９、更にその外側にN+拡散領域を設けソースN+領
域８とする。次いでＰ層領域９の表面に絶縁膜（酸化
膜）４を介してゲート多結晶シリコンおよび層間絶縁膜
７を設け、次いでソース電極11を設けることにより本実
施例は完成する。
層領域９、更にその外側にN+拡散領域を設けソースN+領
域８とする。次いでＰ層領域９の表面に絶縁膜（酸化
膜）４を介してゲート多結晶シリコンおよび層間絶縁膜
７を設け、次いでソース電極11を設けることにより本実
施例は完成する。
第２図（ａ），（ｂ）は本発明の他の実施例を説明する
ために工程順に示した素子の断面図である。本実施例で
は第１の実施例と異なる点はＮイオン注入層の形成はゲ
ート多結晶シリコンを形成した後にイオン注入カバーを
形成して高エネルギーイオンを注入して形成する点であ
る。
ために工程順に示した素子の断面図である。本実施例で
は第１の実施例と異なる点はＮイオン注入層の形成はゲ
ート多結晶シリコンを形成した後にイオン注入カバーを
形成して高エネルギーイオンを注入して形成する点であ
る。
すなわち、N+型半導体基板１にN-エピタキシャル層２、
チャネル部となるＰ層領域９、ソースN+領域８、酸化膜
４、ゲート多結晶シリコン６、層間絶縁膜７を形成した
後、アルミニウムのイオン注入カバー10を設け高エネル
ギーイオン注入（例えば0.1〜5MeV）を行うと0.5〜３μ
ｍに不純物濃度のピークを有するＮイオン注入層３を形
成できる。これによりオン抵抗の低減をはかることがで
きる。
チャネル部となるＰ層領域９、ソースN+領域８、酸化膜
４、ゲート多結晶シリコン６、層間絶縁膜７を形成した
後、アルミニウムのイオン注入カバー10を設け高エネル
ギーイオン注入（例えば0.1〜5MeV）を行うと0.5〜３μ
ｍに不純物濃度のピークを有するＮイオン注入層３を形
成できる。これによりオン抵抗の低減をはかることがで
きる。
なお、以上の説明はＮチャネル縦型電界効果トランジス
タについて説明したがＰチャネル縦型電界効果トランジ
スタについても同様の効果が得られる。
タについて説明したがＰチャネル縦型電界効果トランジ
スタについても同様の効果が得られる。
以上説明したように、本発明は、縦型MOSFETにおいて、
ベース−ベース間に、高エネルギー・イオン注入を行な
うことにより、ベース−ベース間のオン抵抗を低減し、
特性を改善することができる。またこのオン抵抗低減用
の不純物領域の不純物濃度のピークは表面から離間した
内部に位置しているから、表面の高濃度に依存すること
なく内部の高濃度に依存してオン抵抗の必要な低減をす
ることができる。したがって、表面の高濃度化を必要最
小限に抑えることができ、これにより耐圧値が不必要に
低下しすぎてしまうことや寄生容量が不必要に高すぎて
しまうことを回避することができる。さらにこの不純物
領域はエピタキシャル層の全表面にイオン注入を行なっ
て形成するのではなく、エピタキシャル層の選択的に限
定された表面領域であるベース間の領域にイオン注入を
行なって形成する。したがって不純物領域の形成がトラ
ンジスタのしきい値電圧に影響を及ぼして所定のしきい
値電圧を得ることが困難になるという不都合を回避する
ことができる。
ベース−ベース間に、高エネルギー・イオン注入を行な
うことにより、ベース−ベース間のオン抵抗を低減し、
特性を改善することができる。またこのオン抵抗低減用
の不純物領域の不純物濃度のピークは表面から離間した
内部に位置しているから、表面の高濃度に依存すること
なく内部の高濃度に依存してオン抵抗の必要な低減をす
ることができる。したがって、表面の高濃度化を必要最
小限に抑えることができ、これにより耐圧値が不必要に
低下しすぎてしまうことや寄生容量が不必要に高すぎて
しまうことを回避することができる。さらにこの不純物
領域はエピタキシャル層の全表面にイオン注入を行なっ
て形成するのではなく、エピタキシャル層の選択的に限
定された表面領域であるベース間の領域にイオン注入を
行なって形成する。したがって不純物領域の形成がトラ
ンジスタのしきい値電圧に影響を及ぼして所定のしきい
値電圧を得ることが困難になるという不都合を回避する
ことができる。
Ｎ層は、エネルギー量により、濃度のピーク距離を変化
させることができ、コントロールの自由度がある。
させることができ、コントロールの自由度がある。
第１図（ａ），（ｂ）及び第２図（ａ），（ｂ）はそれ
ぞれ本発明の第１及び第２の実施例を説明するために工
程順に示した素子の断面図、第３図は本発明の第１の実
施例のドレイン領域の濃度プロファイル図、第４図
（ａ），（ｂ）は従来の縦型トランジスタの製造方法の
一例を説明するために工程順に示した素子の断面図であ
る。 １……N+半導体基板、２……N-エピタキシャル層、３…
…Ｎイオン注入層、４……酸化膜、５……イオン注入、
６……多結晶シリコンゲート、７……層間絶縁膜、８…
…ソースN+領域、９……Ｐ層領域、10……イオン注入カ
バー。
ぞれ本発明の第１及び第２の実施例を説明するために工
程順に示した素子の断面図、第３図は本発明の第１の実
施例のドレイン領域の濃度プロファイル図、第４図
（ａ），（ｂ）は従来の縦型トランジスタの製造方法の
一例を説明するために工程順に示した素子の断面図であ
る。 １……N+半導体基板、２……N-エピタキシャル層、３…
…Ｎイオン注入層、４……酸化膜、５……イオン注入、
６……多結晶シリコンゲート、７……層間絶縁膜、８…
…ソースN+領域、９……Ｐ層領域、10……イオン注入カ
バー。
Claims (4)
- 【請求項１】ドレイン領域を構成する一導電型のエピタ
キシャル層に逆導電型のベースが設けられ、該ベース内
に一導電型のソース領域が設けられ、該ベース上にゲー
トが設けられ、基板の表面−裏面間に電流を流す縦型電
界効果トランジスタの製造方法において、前記エピタキ
シャル層の選択的に限定された表面領域である前記ベー
ス間の領域に一導電型のイオンの超高エネルギーイオン
注入を行なって不純物濃度のピークが表面から離間した
内部に位置する濃度プロファイルを具備する一導電型の
不純物領域を形成する工程を有することを特徴とする縦
型電界効果トランジスタの製造方法。 - 【請求項２】前記ゲートを設ける前に、前記超高エネル
ギーイオン注入の工程を行うことを特徴とする請求項
（１）記載の縦型電界効果トランジスタの製造方法。 - 【請求項３】前記ゲートは多結晶シリコンゲートであ
り、該多結晶シリコンゲートの形成後に、前記超高エネ
ルギーイオン注入の工程を行うことを特徴とする請求項
（１）記載の縦型電界効果トランジスタの製造方法。 - 【請求項４】前記超高エネルギーイオン注入のイオン打
ち込みの加速電圧は0.1〜5MeVであることを特徴とする
請求項（１）記載の縦型電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007796A JPH0766964B2 (ja) | 1987-01-14 | 1987-01-14 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007796A JPH0766964B2 (ja) | 1987-01-14 | 1987-01-14 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175478A JPS63175478A (ja) | 1988-07-19 |
| JPH0766964B2 true JPH0766964B2 (ja) | 1995-07-19 |
Family
ID=11675605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007796A Expired - Fee Related JPH0766964B2 (ja) | 1987-01-14 | 1987-01-14 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766964B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791965A3 (en) * | 1996-02-26 | 1998-09-16 | SILICONIX Incorporated | Vertical four terminal transistor |
| JP4440188B2 (ja) * | 2005-01-19 | 2010-03-24 | パナソニック株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
| GB2100507A (en) * | 1981-06-17 | 1982-12-22 | Philips Electronic Associated | Method of making a vertical igfet |
-
1987
- 1987-01-14 JP JP62007796A patent/JPH0766964B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175478A (ja) | 1988-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |