JPH0767103B2 - 遅延調整回路 - Google Patents
遅延調整回路Info
- Publication number
- JPH0767103B2 JPH0767103B2 JP1251822A JP25182289A JPH0767103B2 JP H0767103 B2 JPH0767103 B2 JP H0767103B2 JP 1251822 A JP1251822 A JP 1251822A JP 25182289 A JP25182289 A JP 25182289A JP H0767103 B2 JPH0767103 B2 JP H0767103B2
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- JP
- Japan
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- delay
- circuit
- data signal
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- Expired - Lifetime
Links
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 description 4
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- 238000010276 construction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005562 fading Methods 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル無線通信システムにおける遅延調整
回路に関し、特に現用回線と予備回線とを同期切替えす
る際の遅延差を調整する回路に関する。
回路に関し、特に現用回線と予備回線とを同期切替えす
る際の遅延差を調整する回路に関する。
従来、現用回線と予備回線を備える冗長構成のディジタ
ル無線通信システムでは、フェージング等により現用回
線の品質が劣化し始めると、この現用回線と予備回線と
を送端並列し、これら現用回線及び予備回線からそれぞ
れ伝送される両データ信号列を受端の同期切替スイッチ
において同期させ、両データ信号列の絶対位相を一致さ
せた段階で、現用回線が回線断となる前にビット誤りな
しに予備回線へ同期切替を行っている。
ル無線通信システムでは、フェージング等により現用回
線の品質が劣化し始めると、この現用回線と予備回線と
を送端並列し、これら現用回線及び予備回線からそれぞ
れ伝送される両データ信号列を受端の同期切替スイッチ
において同期させ、両データ信号列の絶対位相を一致さ
せた段階で、現用回線が回線断となる前にビット誤りな
しに予備回線へ同期切替を行っている。
このため、このような現用，予備の切替を行うディジタ
ル無線通信システムでは、伝送すべき主データ信号に無
線区間の監視制御用及びその他の副データ信号やフレー
ム同期ビットを時分割多重化してフレーム化したデータ
信号列を作成し、また現用回線及び予備回線の受端には
それぞれフレーム同期回路を設け、伝送されたデータ信
号列にフレーム同期してフレームパルスを発生するよう
にしている。そして、現用回線及び予備回線で伝送され
た各データ信号列は、それぞれのフレームパルスと共に
同期切替スイッチへ送出される。
ル無線通信システムでは、伝送すべき主データ信号に無
線区間の監視制御用及びその他の副データ信号やフレー
ム同期ビットを時分割多重化してフレーム化したデータ
信号列を作成し、また現用回線及び予備回線の受端には
それぞれフレーム同期回路を設け、伝送されたデータ信
号列にフレーム同期してフレームパルスを発生するよう
にしている。そして、現用回線及び予備回線で伝送され
た各データ信号列は、それぞれのフレームパルスと共に
同期切替スイッチへ送出される。
ところで、通常送端並列点から受端の同期切替スイッチ
までの現用回線の経路と予備回線の経路との間には伝搬
遅延差が存在するため、この遅延差を補償する必要があ
る。このため、従来では次のような補償がなされてい
る。
までの現用回線の経路と予備回線の経路との間には伝搬
遅延差が存在するため、この遅延差を補償する必要があ
る。このため、従来では次のような補償がなされてい
る。
即ち、遅延差を補償するためにシフトレジスタ等で構成
される固定遅延回路を設け、現用回線及び予備回線で伝
送された各データ信号列を、それぞれのフレームパルス
と共に、このシフトレジスタでそれぞれ別々に遅延させ
同期切替スイッチに入力している。そして、現用回線と
予備回線を送端並列した状態で各シフトレジスタを通過
したフレームパルスを観測し、両フレームパルスのタイ
ミングが一致するように各シフトレジスタの遅延ビット
数を手動で調整することにより、伝搬遅延差の補償を行
っている。
される固定遅延回路を設け、現用回線及び予備回線で伝
送された各データ信号列を、それぞれのフレームパルス
と共に、このシフトレジスタでそれぞれ別々に遅延させ
同期切替スイッチに入力している。そして、現用回線と
予備回線を送端並列した状態で各シフトレジスタを通過
したフレームパルスを観測し、両フレームパルスのタイ
ミングが一致するように各シフトレジスタの遅延ビット
数を手動で調整することにより、伝搬遅延差の補償を行
っている。
上述した従来の遅延調整回路では、システム建設時にフ
レームパルスのモニタ及びシフトレジスタの手動調整を
要する上に、システム建設後においても回線等化器の変
更等により伝搬遅延差の固定遅延成分が変化するたびに
手動による再調整が必要となり、操作が煩わしいだけで
なく誤調整が生じるおそれがあるという問題がある。
レームパルスのモニタ及びシフトレジスタの手動調整を
要する上に、システム建設後においても回線等化器の変
更等により伝搬遅延差の固定遅延成分が変化するたびに
手動による再調整が必要となり、操作が煩わしいだけで
なく誤調整が生じるおそれがあるという問題がある。
本発明の目的は、遅延差の補償を自動的に行なって調整
作業の簡略化、及び誤調整の防止を可能にした遅延調整
回路を提供することにある。
作業の簡略化、及び誤調整の防止を可能にした遅延調整
回路を提供することにある。
本発明の遅延調整回路は、現用回線のデータ信号列を遅
延させる可変遅延回路と、予備回線のデータ信号列を遅
延させる固定遅延回路と、現用回線のデータ信号列と固
定遅延回路によって遅延された後の予備回線のデータ信
号列の位相差を検出して両データ信号列の遅延時間差情
報を出力する位相差検出回路と、この位相差検出回路か
らの遅延時間差情報を記憶し、かつこの遅延時間差情報
を読み出して可変遅延回路の遅延量を設定させる不揮発
性の記憶回路からなる遅延情報記憶回路とを備えてい
る。
延させる可変遅延回路と、予備回線のデータ信号列を遅
延させる固定遅延回路と、現用回線のデータ信号列と固
定遅延回路によって遅延された後の予備回線のデータ信
号列の位相差を検出して両データ信号列の遅延時間差情
報を出力する位相差検出回路と、この位相差検出回路か
らの遅延時間差情報を記憶し、かつこの遅延時間差情報
を読み出して可変遅延回路の遅延量を設定させる不揮発
性の記憶回路からなる遅延情報記憶回路とを備えてい
る。
この構成では、現用回線と予備回線の各データ信号列の
位相差に基づいて得られる遅延時間差情報を一旦遅延情
報記憶回路に記憶し、この記憶情報に基づいて可変遅延
回路における遅延量を設定し、現用回線のデータ信号列
の遅延量を調整して予備回線のデータ信号列との同期を
とる。
位相差に基づいて得られる遅延時間差情報を一旦遅延情
報記憶回路に記憶し、この記憶情報に基づいて可変遅延
回路における遅延量を設定し、現用回線のデータ信号列
の遅延量を調整して予備回線のデータ信号列との同期を
とる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、１は可変遅延回路であり、ここでは可変シフ
トレジスタにより構成される。２は固定遅延回路であ
り、固定シフトレジスタで構成される。３は位相差検出
回路、４は電気的に読み出し，書き込み，消去が可能な
遅延情報記憶回路であり、いわゆるEEPROMにより構成さ
れる。
において、１は可変遅延回路であり、ここでは可変シフ
トレジスタにより構成される。２は固定遅延回路であ
り、固定シフトレジスタで構成される。３は位相差検出
回路、４は電気的に読み出し，書き込み，消去が可能な
遅延情報記憶回路であり、いわゆるEEPROMにより構成さ
れる。
そして、現用回線で伝送されたデータ信号列D11と、現
用回線用フレーム同期回路（図示せず）でデータ信号列
D11にフレーム同期して発生したフレームパルスF11とが
可変遅延回路１に入力され、遅延情報記憶回路４より出
力される遅延情報によって指定された時間だけ遅延さ
れ、データ信号列D12及びフレームパルスF12として同期
切替スイッチ５へ出力される。
用回線用フレーム同期回路（図示せず）でデータ信号列
D11にフレーム同期して発生したフレームパルスF11とが
可変遅延回路１に入力され、遅延情報記憶回路４より出
力される遅延情報によって指定された時間だけ遅延さ
れ、データ信号列D12及びフレームパルスF12として同期
切替スイッチ５へ出力される。
一方、現用回線とで送端並列されている予備回線で伝送
されたデータ信号列D21と、予備回線用フレーム同期回
路（図示せず）でデータ信号列D21にフレーム同期して
発生したフレームパルスF21とが固定遅延回路２に入力
され、あらかじめ定められた時間だけ遅延してデータ信
号列D22及びフレームパルスF22として同期切替スイッチ
５へ出力される。
されたデータ信号列D21と、予備回線用フレーム同期回
路（図示せず）でデータ信号列D21にフレーム同期して
発生したフレームパルスF21とが固定遅延回路２に入力
され、あらかじめ定められた時間だけ遅延してデータ信
号列D22及びフレームパルスF22として同期切替スイッチ
５へ出力される。
位相差検出回路３は、固定遅延回路２による遅延後のデ
ータ信号D22及びフレームパルスF22と、可変遅延回路１
に入力される前のデータ信号列D11及びフレームパルスF
11の位相差を検出し、遅延時間差情報SCを遅延情報記憶
回路４へ出力する。
ータ信号D22及びフレームパルスF22と、可変遅延回路１
に入力される前のデータ信号列D11及びフレームパルスF
11の位相差を検出し、遅延時間差情報SCを遅延情報記憶
回路４へ出力する。
遅延情報記憶回路４は、位相差検出回路３から出力され
た遅延時間差情報SCを制御信号CTにより電気的に記憶
し、可変遅延回路１へ遅延情報を出力する。遅延情報記
憶回路４は不揮発性のため、制御信号CTによって遅延時
間差情報SCを再書き込みする指示があるまでは、可変遅
延回路１へ出力する遅延情報は変化しない。
た遅延時間差情報SCを制御信号CTにより電気的に記憶
し、可変遅延回路１へ遅延情報を出力する。遅延情報記
憶回路４は不揮発性のため、制御信号CTによって遅延時
間差情報SCを再書き込みする指示があるまでは、可変遅
延回路１へ出力する遅延情報は変化しない。
可変遅延回路１は、遅延情報記憶回路４より出力される
遅延情報によりデータ信号列D11及びフレームパレスF11
の遅延ビット数を決定するため、遅延情報記憶回路４が
遅延情報を保持している限り、可変遅延回路１によりデ
ータ信号D11及びフレームパルスF11が遅延するビット数
は位相差検出回路３の検出結果には依存しない。したが
って、位相差検出回路３が位相差を検出するまでの間、
誤った遅延時間差情報SCを出力した場合や電源断になっ
た場合にもデータ信号列D11及びフレームパルスF11が可
変遅延回路１によって遅延するビット数は変化しない。
また、回線経路変更に伴う遅延量の変化にも容易に対処
できる。
遅延情報によりデータ信号列D11及びフレームパレスF11
の遅延ビット数を決定するため、遅延情報記憶回路４が
遅延情報を保持している限り、可変遅延回路１によりデ
ータ信号D11及びフレームパルスF11が遅延するビット数
は位相差検出回路３の検出結果には依存しない。したが
って、位相差検出回路３が位相差を検出するまでの間、
誤った遅延時間差情報SCを出力した場合や電源断になっ
た場合にもデータ信号列D11及びフレームパルスF11が可
変遅延回路１によって遅延するビット数は変化しない。
また、回線経路変更に伴う遅延量の変化にも容易に対処
できる。
以上説明したように本発明は、現用回線と予備回線の各
データは信号列から得られる遅延時間差情報を一旦遅延
情報記憶回路に記憶し、この記憶情報に基づいて可変遅
延回路により現用回線のデータ信号列の遅延量を調整し
ているので、システム建設時に手動で行っていたシフト
レジスタの調整の煩わしさを解消し、かつ誤設定を防止
することができる。また、遅延情報記憶回路に遅延時間
差情報を保持しておくことができるので、フェージング
等による数ビット程度の変動遅延時間差が生じた場合で
もこれを吸収し、この瞬時的な変動遅延を自動的に補償
することができる。更に、電源断等の異常により位相差
検出回路から出力される検出結果が変化した場合にも、
可変遅延回路の設定が変化されることがないので、該可
変遅延回路の誤設定が生じることはなく、正確な遅延調
整が実現できる。
データは信号列から得られる遅延時間差情報を一旦遅延
情報記憶回路に記憶し、この記憶情報に基づいて可変遅
延回路により現用回線のデータ信号列の遅延量を調整し
ているので、システム建設時に手動で行っていたシフト
レジスタの調整の煩わしさを解消し、かつ誤設定を防止
することができる。また、遅延情報記憶回路に遅延時間
差情報を保持しておくことができるので、フェージング
等による数ビット程度の変動遅延時間差が生じた場合で
もこれを吸収し、この瞬時的な変動遅延を自動的に補償
することができる。更に、電源断等の異常により位相差
検出回路から出力される検出結果が変化した場合にも、
可変遅延回路の設定が変化されることがないので、該可
変遅延回路の誤設定が生じることはなく、正確な遅延調
整が実現できる。
第１図は本発明の一実施例のブロック図である。 １……可変遅延回路、２……固定遅延回路、３……位相
差検出回路、４……遅延情報記憶回路、５……同期切替
スイッチ。
差検出回路、４……遅延情報記憶回路、５……同期切替
スイッチ。
Claims (1)
- 【請求項１】現用回線からのデータ信号列と、予備回線
からのデータ信号列との遅延差を補償して両者を同期切
り替えする通信システムにおいて、前記現用回線のデー
タ信号列を遅延させる可変遅延回路と、前記予備回線の
データ信号列を遅延させる固定遅延回路と、前記現用回
線のデータ信号列と前記固定遅延回路によって遅延され
た後の予備回線のデータ信号列の位相差を検出して両デ
ータ信号列の遅延時間差情報を出力する位相差検出回路
と、制御信号の指示を受けて前記位相差検出回路からの
遅延時間差情報を記憶し、かつこの遅延時間差情報を読
み出して前記可変遅延回路の遅延量を設定させる不揮発
性の記憶回路からなる遅延情報記憶回路とを備えること
を特徴とする遅延調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251822A JPH0767103B2 (ja) | 1989-09-29 | 1989-09-29 | 遅延調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251822A JPH0767103B2 (ja) | 1989-09-29 | 1989-09-29 | 遅延調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117047A JPH03117047A (ja) | 1991-05-17 |
| JPH0767103B2 true JPH0767103B2 (ja) | 1995-07-19 |
Family
ID=17228437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251822A Expired - Lifetime JPH0767103B2 (ja) | 1989-09-29 | 1989-09-29 | 遅延調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767103B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155735A (ja) * | 1987-12-12 | 1989-06-19 | Fujitsu Ltd | ディジタル通信システムの回線切替装置 |
-
1989
- 1989-09-29 JP JP1251822A patent/JPH0767103B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117047A (ja) | 1991-05-17 |
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