JPH0769782B2

JPH0769782B2 - マイクロプログラム可能な３２ビットカスケード可能ビットスライス

Info

Publication number: JPH0769782B2
Application number: JP62261501A
Authority: JP
Inventors: ジェイ．ミラーマイクル; レヌゴックダン; アール．ミックジョン
Original assignee: インテグレイティッドデバイステクノロジー，インコーポレーテッド
Priority date: 1986-10-17
Filing date: 1987-10-16
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: EP0264048A2; EP0264048B1; DE3786633T2; JPS63120333A; EP0264048A3; DE3786633D1; US4760517A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、一般に集積回路で構成されるマイクロプロセ
ツサに関するものであり、特にマイクロプログラム可能
な32ビツトカスケード可能ビツトスライスに関するもの
である。

（背景技術）ビツトスライスとは、制御部分（アドレスコントロー
ラ、マイクロプログラムシーケンサまたはステイトマシ
ンとも呼ばれる）がひとつのデバイス上に形成され、１
個かそれ以上の同一演算論理ユニツト（ALU）部分およ
びレジスタフアイル部分が他の（カスケード可能）スラ
イスと呼ばれるデバイス上に形成された、マルチデバイ
スマイクロプロセツサのことである。

従来技術としては、一般に74181（演算論理ユニツトの
み）と呼ばれる４ビツトスライスから、一般に2901（演
算論理ユニツトおよびレジスタフアイル）と呼ばれる４
ビツトスライスに、更に、一般に29116（カスケード不
可能）と呼ばれる16ビツトスライスへと発展してきた。

従来技術として典型的な16ビツトスライスが、ハーモ
ン，ジユニア（Harmon,Jr.）等に与えられた米国特許第
4,467,444号に示されている。ここに示されているの
は、演算論理ユニツト（上記特許で62として示されてい
る）、16ビツトランダムアクセスメモリ（RAM）ユニツ
ト48による２ポート32ワード、およびバーレルシフタ
（barrel shifter）64である。

上述のスライスは、有用ではあるがしかし、多くの演算
を実行するのに比較的多くのデバイスを必要とする欠点
を有している。更に、上述のスライスは、多くの演算を
実行するのに比較的長い時間（比較的多くのクロツク信
号サイクル）を必要とする欠点がある。例えば、パツク
データを有するデータベースと共に使用する場合、デー
タの１ワード内で１個のフイールドを選択し、１サイク
ル内でそのフイールド上に演算を実行する手段が必要と
なる。更に、（ビデオ）グラフイツクデイスプレイのフ
レームバツフアと共に使用する場合、１サイクル内にビ
ツトブロツクムーブ（bit-block move）（ビツトブリツ
ド（bit blit））を実行する手段の必要性が生じる。言
い換えると、１サイクル内において、あるデイスプレイ
領域（モジユロ32ビツトの境界上である必要はない）で
画素を表現するビツトのグループを取り出し、それを正
規化し、適当な位置に回転させ、更にデイスプレイの指
定領域に送りこむことが必要である。

（発明の要約）従つて本発明の主な目的は、１サイクル内で複雑な演算
を実行する手段を提供することである。

本発明の他の目的は、比較的少ない数のデバイスによつ
て複雑な演算を実行する手段を提供することにある。

簡単に言うとこの発明の好ましい実施例は、７ポートラ
ンダムアクセスメモリ（RAM）ユニツト、フアネルシフ
タ、マスクジエネレータ、演算論理ユニツト（ALU）お
よびマージ論理ユニツトを含むものである。

プロセッサ・アーキテクチャーのマイクロプログラムの
世界では、垂直なマイクロプログラム構造か、水平なマ
イクロプログラム構造かに設計が分かれる。垂直なマイ
クロプログラムの設計では、システムは動作を順次実行
する。本発明に関して言えば、それは、どのクロックサ
イクルにおいても以下の動作のうちただ１つが行われる
ことを意味する。

ファネルシフト、加算／減算、マスク、マージ、また
は、カウンタのインクリメント。

図形の塗りつぶしのような特定の動作についてのアルゴ
リズムを生成するには、一連のこれら動作を繰り返し実
行しなければならない。

水平的な観点で考えると、垂直的な観点で記述された機
能ブロツクには、それらが連続して使われて、出力が入
力に直接接続されるものがある。すなわち、１つのクロ
ックサイクルで、シフト−マスク−マージのような機能
が実行される場合である。並行して、カウンタは、その
アルゴリズムのステップをカウントするためにインクリ
メントすることができる。このようにして、一連の図形
塗りつぶしの繰り返しループは、１つのクロックサイク
ルで実行可能となる。この方法は、多くの命令フェッチ
およびRAMアクセスのオーバーヘッドをなくし、中間結
果を記憶するためのRAMデータセットアップ回数をなく
す。

本発明に記載されているのは、１サイクルに、シフト−
マスク−マージを行うことを、または、カウンタをイン
クリメントさせながらビットフィールド上で演算動作を
行うことを可能にする水平マイクロプログラム構造であ
る。このアーキテクチャーは、図形、ロボット工学、通
信およびデータ配列処理向きに特に調整されている。

１サイクル内で複雑な演算を実行する手段を提供しうる
ことが、本発明の主要な効果である。

本発明の他の効果は、比較的少ない数のデバイスにより
複雑な演算を実行する手段を提供しうることである。

本発明の上記の、および更にその他の目的および効果
は、当業者が以下に述べる、図示する好ましい実施例の
詳細な説明を一読することによつて、明白である。

（実施例）図面は、本発明のマイクロプログラム可能な32ビツトカ
スケード可能ビツトスライスを表わす好ましい実施例の
回路図である。

本発明の32ビット・ビットスライスプロセッサは、７ポ
ートランダムアクセスメモリ（RAM）ユニット128と、演
算論理ユニット（ALU）406と、ファネルシフタ400と、
マスクジェネレータ402とマージ論理ユニット408とを含
んでいる。

７ポートRAMユニット128は、１サイクルに、４つのワー
ド位置を読み出す一方、３つのワード位置に書き込みを
行うことができる。（DA）バス220、（Ｚ）バス150、ま
たは、（DB）バス222のデータは、アドレス信号を出力
する（AddrA）バス250および（AddrB）バス254によって
アドレスが指定される、ユニット128の２つのワード位
置に書き込まれる。さらに、バス186、（Ｔ）バス180、
（Ｚ）バス150、または、（Ｒ）バス240のデータは、ア
ドレス信号を出力する（AddrT）バス252によってアドレ
スが指定される、ユニット128の任意の１つのワード位
置に書き込まれる。アドレス信号を出力する（AddrA）
バス250、（AddrT）バス252、（AddrB）バス254および
（AddrQ）バス256によってアドレスが指定される、７ポ
ートRAMユイット128の任意の４つのワード位置が同時に
読みだし可能である。

しかも、同時に、バス280、180、284、286、220、222、
240、または、350上に生じた信号は、演算論理ユニット
（ALU）の動作、ファネルシフタの動作、マスクジェネ
レータの動作マージ論理の動作、または、（DA）バス30
0、もしくは、（DB）バス302のライン上への読み出し動
作のために選択可能である。ファネルシフタ400は、単
一サイクルにおいて、64ビット数と同じく32ビットに対
して、Ｎ位置のシフトアップ／ダウンおよびローテート
アップ／ダウンを含む基本的なバレルシフト機能のすべ
てを実行する。加えて、ファネルシフタ400は、64ビッ
ト入力に与えられたスライド窓から32ビット出力を取り
出すために使用可能である。マスク（論理パターンのう
ちの１つのパターン）を表す信号が、４つの異なる方法
でマスクジェネレータ402によって（Ｍ）バス350上に生
成可能である。スタート位置も、幅も指定可能であり、
（Ｔ）バス180の32本のライン上に生成された信号は、
（旧または変更後）マスクとして（Ｍ）バス350に結合
可能である。または、（Ｑ）バス284上に生成された信
号は、（旧または変更後）マスクとして（Ｍ）バス350
に結合可能である。演算論理ユニット406は、フルルッ
クキャリーアヘッドで多くの演算を実行するタイプのも
のである。マージ論理ユニット408は、マージモードか
パススルーモードで動作する。

以下実施例について、詳細に説明する。

本発明によれば図中100は、マイクロプログラム可能な3
2ビツトカスケード可能ビツトスライスの好ましい実施
例を示すものである。ビツトスライス100は、図示する
ように、32ビツト（C1）レジスタ（REG）110、32ビツト
（C2）レジスタ（REG）112、（Ｃ）マルチプレクサ（MU
X）114、加算器116、１対のデコーダ118,120、（Ａ）マ
ルチプレクサ（MUX）122、（Ｔ）マルチプレクサ（MU
X）124、（Ｂ）マルチプレクサ（MUX）126、７ポートラ
ンダムアクセスメモリー（RAM）ユニツト（レジスター
フアイル）128、（Ａ）ラツチ130、（Ｔ）ラツチ132、
（Ｑ）ラツチ134、（Ｂ）ラツチ136、（Ｘ）マルチプレ
クサ（MUX）138、（Ｓ）マルチプレクサ（MUX）140、お
よび（Ｙ）マルチプレクサ（MUX）142を含んでいる。

（C1）レジスタ110は、１個の32データ入力セツトを有
しており、各入力は32ライン（Ｚ）バス150のそれぞれ
のラインに接続されている。更に（C1）レジスタ110
は、システムクロツク信号（図示せず）を受信するクロ
ツク入力、ライン152に接続されるイネーブル入力、お
よび各入力が32ラインバス154の対応するラインに接続
された１個の32データ出力セツトを有している。（C1）
レジスタ110は、定数をストアするのに適したタイプの
レジスタである。更に特定すれば、（C1）レジスタ110
は、（Ｚ）バス150の32ライン中対応するライン上に発
生する32個の信号を受信するものである。（C1）レジス
タ110は、ライン152上に発生するイネーブル信号と共働
してシステムクロツク信号に応答し、そして（Ｚ）バス
150の32個の信号の現在の状態をストアするように作動
する。さらにこのレジスタは、バス154の32ライン上に
その状態が上記ストアされた状態の対応するものに一致
する信号を発生する。

（C2）レジスタ112は（C1）レジスタ110と同様に、各入
力が（Ｚ）バス150の32ライン中対応するラインに接続
された１個の32データ入力セツトと、ライン160に接続
されたイネーブル入力、および各出力がラインバス162
の対応するラインに接続された１個の32データ出力セツ
トにより形成されている。（C2）レジスタ112はまた、
定数をストアするのに適した型のレジスタである。

（Ｃ）マルチプレクサ114は、各入力がバス154の32ライ
ン中対応するラインに接続された32データ入力セツト
と、各入力がバス162の32ライン中対応するラインに接
続された第２の32データ入力セツトと、ライン170に接
続されたコントロール（選択）入力と、各出力が32ライ
ンバス172の対応するラインに接続された１個の32デー
タ出力セツトを有している。（Ｃ）マルチプレクサ114
は、バス172の32ライン中それぞれに信号を発生する型
のマルチプレクサである。バス172の信号状態は、ライ
ン170に発生するコントロール信号の状態によつて決定
（選択）されながら、32バス154信号の対応する信号状
態に、あるいは32バス162信号の対応する信号状態に一
致する。

加算器116は、各入力がバス172の32ライン中対応するラ
インに接続された32データ（第１加数）入力セツトと、
各入力が32ライン（Ｔ）バス180の対応するラインに接
続された第２の32データ（第２加数）入力セツトと、
（T31）ライン184に接続されたけた上げ入力、および各
出力が32ラインバス186の対応するラインに接続された3
2データ（合計）出力セツトを有している。加算器116
は、バス186の32ライン上に、その状態が、バス172の32
ライン上に発生する信号状態によつて表現される数値
（第１加数）と（Ｔ）バス180の32ライン上に発生する
信号状態によつて表現される数値（第２加数）と（T0）
ライン182上に外部生成されたけた上げ信号の状態によ
つて表現される数値、との２進合計値を表現する信号を
発生する型の加算器である。更に加算器116は、（T31）
ライン184上に、その状態が、上記加算による桁上げ結
果がどうであるかを指示する信号を発生する。言い換え
ると、（後述する７ポートRAMユニツト128によつて）
（Ｔ）バス180上に１個のアドレスを表現する信号が順
次供給される場合、加算器116は、バス154上の（C1）レ
ジスタ110かまたはバス162上の（C2）レジスタ112によ
つて発生する信号によつて表現される定数により、上記
アドレスを順次増加させる。

デコーダ118は３個の入力をそなえており、そのうち１
個が外部で発生したA/Zバス選択信号を受信するライン1
90に接続され、他の１個は外部で発生したB/Zバス選択
信号を受信するライン192に接続され、残りの１個は外
部で発生したA-Bバス交換信号を受信するライン194に接
続されている。更に、デコーダ118は３個の出力を備え
ており、各出力は３ラインバス196の対応するラインに
接続されている。デコーダ118は、後述する説明で明ら
かなように、ライン190、192および194上に外部で発生
した信号に応答して、マルチプレクサ122および126をコ
ントロールするための信号をバス196の３ライン上に発
生する。

デコーダ120は１対の入力を有しており、各入力は外部
で発生したＴバス選択信号を受信すべく２ラインバス20
0の対応するラインに接続されている。そのうえデコー
ダ120は更に３個の入力を有しており、各入力は３個の
ライン204、206および208の対応する１個に接続され
て、多重選択信号、分割選択信号およびロードＴ選択信
号を含む、外部において発生した４個の信号のうち対応
する１個の信号を受信する。更にまたデコーダ120は、
１対の入力を有しており、各入力は２ラインバス210の
対応する１ラインに接続され、スライス番号指定信号を
受信する。最後にデコーダ120は、ライン170に接続され
このライン上に（Ｃ）マルチプレクサ114のコントロー
ル信号を発生するための１個の出力と、後述する説明で
明らかなように、３ラインバス212の対応するラインに
接続されこれらのライン上にマルチプレクサ124のコン
トロール信号を発生する３個の出力、とを有している。

（Ａ）マルチプレクサ122は、各入力が32ライン（DA）
バス220の対応するラインに接続された第１のデータ入
力セツトと、各入力が32ライン（DB）バス222の対応す
るラインに接続された第２のデータ入力セツトと、更に
入力が（Ｚ）バス150の32ライン中対応するラインに接
続された第３のデータ入力セツト、とを有している。加
えて（Ａ）マルチプレクサ122は、各入力がバス196の２
ライン中対応するラインに接続された１対のコントロー
ル（選択）入力と、各出力が32ラインバス224の対応す
るラインに接続された32データ出力セツトとを有してい
る。（Ａ）マルチプレクサ122は、バス196の３ライン上
に発生するコントロール信号の状態によつて決定（選
択）されながら、バス224の各32ライン上に、それらの
状態が、32（DA）バス220上の対応する信号の状態に一
致したものか、あるいは32（DB）バス222上の対応する
信号の状態に一致したものか、32（Ｚ）バス150上の対
応する信号の状態に一致したものか、の何れかである信
号を発生する。

話題を転じると、（Ｂ）マルチプレクサ126は（Ａ）マ
ルチプレクサ122と類似の構成をとる。（Ｂ）マルチプ
レクサ126の３個のデータ入力セツトは、（Ａ）マルチ
プレクサ122と同様に、各入力が３個のバス220,150、お
よび222のうちの対応するものに接続されており、そし
てこのマルチプレクサのコントロール（選択）入力対
は、バス196のライン中２個のラインに接続されてい
る。（Ａ）マルチプレクサ126の32データ出力セツト
は、各出力が32ラインバス232の対応するラインに接続
されている。

後述する第１表は、デコーダ118とマルチプレクサ122お
よび126の論理状態を示す真理値（機能）表である。こ
の表に示すように、ライン194上に外部で発生したA-Bバ
ス交換信号と、ライン190上に外部で発生したA/Zバス選
択信号と、ライン192上に外部で発生したB/Zバス選択信
号のすべてが、ロウ論理レベル（Ｏ）であるとき、
（Ａ）マルチプレクサ122は（DA）バス220を選択し、そ
して（Ｂ）マルチプレクサ126は（Ｚ）バス150を選択す
る。ライン192上に外部で発生したB/Zバス選択信号がハ
イ論理レベル（１）であつて、他の信号がロウ論理レベ
ルであるとき、（Ａ）マルチプレクサ122は（Ｚ）バス1
50を選択し、（Ｂ）マルチプレクサ126は（DB）バス222
を選択する。そして最後に、ライン192上に外部で発生
したA-Bバス交換信号がハイ論理レベルであるときは、
他の信号の状態にかかわらず、（Ａ）マルチプレクサ12
2は（DB）バス222を選択し、そして（Ｂ）マルチプレク
サ126は（DA）バス220を選択する。

（Ｔ）マルチプレクサ124は６セツトの32データ入力を
有している。（Ｔ）マルチプレクサ124の第１の32デー
タ入力セツトは、各入力がバス186の32ライン中対応す
るラインに接続されている。（Ｔ）マルチプレクサ124
の第２の32データ入力セツト（2T）は、各入力が（Ｔ）
バス180の次に高い順位の各ラインに接続されている。
言い換えると、（Ｔ）マルチプレクサ124の第２のデー
タ入力セツトのうち最低順位のデータ入力は、（Ｔ）バ
ス180の２番目に低い順位のラインに接続されており、
２番目に低順位のデータ入力は３番目に低順位のライン
に接続されており、更に以下同様である。（Ｔ）マルチ
プレクサ124の第２のデータ入力セツトのうち最高順位
のデータ入力は、（T31）ライン184に接続されている。
（Ｔ）マルチプレクサ124の第３の32データ入力セツト
（T/2）は、各入力が（Ｔ）バス180の次に低順位のライ
ンに接続されている。言い換えると、（Ｔ）マルチプレ
クサ124の第３のデータ入力セツトのうち最高順位のデ
ータ入力は、（Ｔ）バス180の２番目に高順位のライン
に接続されており、２番目に高順位のデータ入力は３番
目に高順位のラインに接続されており、更に以下同様と
なる。（Ｔ）マルチプレクサ124の第３のデータ入力セ
ツトにおける最低順位のデータ入力は、（T0）ライン18
2に接続されている。（Ｔ）マルチプレクサ124の第４の
32データ入力セツトは、各入力が（Ｚ）バス150の32ラ
イン中対応するラインに接続されている。（Ｔ）マルチ
プレクサ124の第５番目のデータ入力セツトにおける各
入力は、32ライン（Ｒ）バス240の対応するラインに接
続されている。最後に、（Ｔ）マルチプレクサ124の第
６番目の32データ入力セツトは、各入力が他の４個のバ
スを結合して形成された（即値（イミーデイエイト））
バス241の対応するラインに接続されている。７ライン
（SP）バス242（最低順位のデータ入力）の各ライン、
３ライン（Ｗ）バス244（次に低順位のデータ入力）の
各ライン、バス200の２個のライン、５ラインバス246の
各ライン、そしてライン247（最高順位のデータ入力）
は結合されている。

更に、（Ｔ）マルチプレクサ124は、各入力がバス212の
３個の対応するラインに接続された１個の３コントロー
ル（選択）入力セツトと、各出力が32ラインバス248の
対応するラインに接続された１個の32データ出力セツト
とを有している。（Ｔ）マルチプレクサ124は、バス248
の32ライン上にそれぞれ、その状態が、選択されたバス
上に発生する32個の信号のうち対応する信号の状態に一
致する、信号を発生する型のマルチプレクサである。後
述する第２表は、デコーダ120と（Ｔ）マルチプレクサ1
24の論理状態を示す真理値表である。

７ポートランダムアクセスメモリ（RAM）ユニツト（レ
ジスタフアイル）128は、３セツトの32データ入力を有
している。このうち第１の32データ入力セツト（AIN）
は、各入力がバス224の32ライン中対応するラインに接
続されており、同様に第２の32データ入力（TIN）は各
入力がバス248の32ライン中対応するラインに接続され
ており、さらに第３の32データ入力セツト（BIN）は各
入力がバス232の32ライン中対応するラインに接続され
ている。さらに、７ポートランダムアクセスメモリユニ
ツト128は、４セツトの６アドレス入力（AddrA、Addr
T、AddrBおよびAddrQ）を有している。第１セツト（Add
rA）の各アドレス入力は６ラインバス250の対応するラ
インに接続されており、第２セツト（AddrT）の各アド
レス入力はもう１個の６ラインバス252の対応するライ
ンに接続され、第３セツト（AddrB）の各アドレス入力
は更に他の６ラインバス254の対応するラインに接続さ
れ、そして第４セツト（AddrQ）の各アドレス入力はも
う一個の６ラインバス256の対応するラインに接続され
ている。

更に、７ポートランダムアクセスメモリ（RAM）ユニツ
ト128は、３個の書き込み可能入力を有しており、この
うち第１の書き込み可能入力（/WEA）はライン260に、
第２の書き込み可能入力（/WET）はライン262に、そし
て第３の書き込み可能入力（/WEB）はライン264に接続
されている。また、ユニツト128はシステムクロツク信
号を受信するように接続されたクロツク入力（図示せ
ず）を有している。最後に、ユニツト128は、４セツト
の32データ出力（AOUT、TOUT、QOUTおよびBOUT）を有し
ている。この第１セツト（AOUT）の各データ出力は32ラ
インバス270の対応するラインに接続され、第２セツト
（TOUT）の各データ出力は他の32ラインバス272の対応
するラインに接続され、第３セツト（QOUT）の各データ
出力はもう１個の32ラインバス274の対応するラインに
接続され、そして第４セツト（BOUT）の各データ出力は
更にもう１個の32ラインバス276の対応するラインに接
続されている。

図示していないが、７ポートランダムアクセスメモリ
（RAM）ユニツト128中には、それぞれが32ビツト（セ
ル）のワードを64個配置したメモリセルが用いられてい
る。同様にユニツト128中には、４個のアドレスデコー
ダ（A,T,B,およびＱ）が用いられ、各デコーダはアドレ
ス入力の対応するセツトに発生するアドレス信号を受信
すべく接続されている。これらの各アドレスデコーダ
は、対応するアドレス信号に応答して、指定されたワー
ドの全32セル（ビツト）を選択する信号を発生するよう
に動作する型のデコーダである。付け加えると、ユニツ
ト128は、32ラインからなる４個の内部バス（A,T,B,お
よびＱ）を使用している。更に、ユニツト128は、シス
テムクロツク信号がロウ論理レベルであつてかつロウ論
理レベルのイネーブル信号が対応する書き込み可能入力
（ライン260に接続された入力/WEA、ライン262に接続さ
れた入力/WET、ライン264に接続された入力/WEB）に発
生した時、３個のデータ入力セツト（バス224に接続さ
れたAIN、バス248に接続されたTIN、およびバス252に接
続されたBIN）に接続されたライン上に発生する各種の
信号をそれぞれ、３個の内部バス（A,TおよびＢ）中対
応するバスの対応するラインに結合させるべく構成され
た、バス駆動装置を有している。

更にその上、７ポートランダムアクセスメモリ（RAM）
ユニツト128は、４個の内部バス（A,T,BおよびＱ）上に
発生する各種の信号から、４セツトのデータ出力（バス
270に接続されたAOUT、バス272に接続されたTOUT、バス
274に接続されたQOUT、およびバス276に接続されたBOU
T）のうち対応するセツトに接続されたラインを駆動す
るための信号を発生するように構成されたセンスアンプ
を使用している。最後に、上述したようにユニツト128
は、１ワード32ビツト（セル）の64個のワードからなる
複数のセルを使用している。各セルは第１の第２のクロ
スカツプルインバータを有している。言い換えると、こ
の第１のインバータの入力は第２のインバータの出力に
接続されており、第２のインバータの入力は第１のイン
バータの出力に接続されている。その上、各セルは４個
のトランジスタを有しており、このトランジスタの各チ
ヤンネルは、第１のインバータの出力と４個の内部バス
（A,T,BおよびＱ）のそれぞれに対応するラインとの間
を選択的に結合するべく接続されている。各トランジス
タのゲートは４個のアドレスデコーダ（A,T,Bおよび
Ｑ）のうち対応する１個によつて発生された32個の選択
信号のうち対応するものを受信すべく接続されている。

（DA）バス220、（Ｚ）バス150または（DB）バス222の3
2ライン上に発生する信号によつて表現されるデータ
は、ライン190,192および194上に外部で発生したA/Z,B/
ZおよびA-B信号に制御されながら、システムクロツク信
号、ライン260上に外部で発生した書き込み許可信号（/
WEA）、そしてライン264上に外部で生成された書き込み
許可信号（/WEB）のすべてがロウ論理レベルであると
き、７ポートランダムアクセスメモリ（RAM）ユニツト1
28のワード位置のどの２個の位置にも書き込まれる。な
おこのワード位置のアドレスは、バス250（AddrA）の６
ラインとバス24（AddrB）の６ライン上に外部で発生し
たアドレス信号によつて特定される。その上、バス18
6、（Ｔ）バス180、（Ｚ）バス150又は（Ｒ）バス240の
32ライン上に生じる信号によつて表現されるデータは、
システムクロツク信号とライン262上に外部で発生した
書き込み許可信号（/WET）とが共にロウ論理レベルであ
るとき、ユニツト128のワード位置の何れにも書き込み
可能である。なお、このワード位置のアドレスはバス25
2（AddrT）の６ライン上に外部で発生したアドレス信号
によつて特定される。（特別命令（即値ロードＴ）によ
つてコントロールされながら、即値データフイールド上
の、（Ｔ）バス180上に外部で発生した信号の状態によ
つて表現される16ビツトワードのデータは、ユニツト12
8の、バス252（AddrT）上に外部で発生したアドレス信
号によつて特定されるワード位置に、直接ロードされ
る。特別命令（乗算または除算）の実行中、バス252（A
ddrT）上の信号によつて特定されたワード位置にストア
されたデータワードは、シフトアツプまたはシフトダウ
ンされる。）７ポートランダムアクセスメモリ（RAM）ユニツト128
の、各アドレスがバス250（AddrA）、バス252（Addr
T）、バス254（AddrB）およびバス256（AddrQ）の各６
ライン上に外部で発生したアドレス信号によつて特定さ
れる、どの４個のワード位置も、同時に読み取り可能で
ある。（アドレス入力の４個のセツトに同じアドレスが
出現すると、４セツトのデータ出力には同一のデータが
出現する。）システムクロツク信号の状態がロウレベル
であるとき、ラツチ130、132、134および136はデータを
保持する。（システムクロツク信号がハイレベルの状態
であるとき、これらのラツチは開放されている）。

（Ａ）ラツチ130、（Ｔ）ラツチ132、（Ｑ）ラツチ134
および（Ｂ）ラツチ136はそれぞれ32データ入力の１セ
ツトを有しており、各入力は32ラインバス270、272、27
4および276の対応するラインに接続されている。更に、
これらのラツチ130、132、134および136は、それぞれが
１個のクロツク入力（図示せず）を有しており、このク
ロツク入力はシステムクロツク信号を受信すべく接続さ
れている。最後に、これらのラツチはそれぞれ１セツト
の32データ出力を有しており、各出力は４個の32ライン
バスのうち対応するバス、即ち（Ａ）ラツチ130は、
（Ａ）バス280、（Ｔ）ラツチ132は（Ｔ）バス180、
（Ｑ）ラツチ134は（Ｑ）バス284、そして（Ｂ）ラツチ
136は（Ｂ）バスA286、の対応するラインに接続されて
いる。

ラツチ130,132、134および136は、４個の32ラインバス2
70、272,274および276の対応する32ライン上に発生する
32個の信号を受信し、４個の32ラインバス280,180,284
および286の対応する32ライン上に信号を発生させる型
のラツチである。ラツチによつて発生した信号の状態
は、システムクロツク信号の論理レベルがハイの時、受
信した信号のそれぞれの現時点における状態に一致す
る。システムクロツク信号の状態がロウであるとき、ラ
ツチによつて発生した信号の状態は、システムクロツク
信号がロウ状態に移行する直前に受信したそれぞれの信
号の状態に一致する。

32ビツトのビツトスライス100は、それぞれ符号300（D
A）、302（DB）で示される１対の、両方向性32ライン、
外部データバスに接続されている。（DA）バス300上の
各種のライン上に外部で発生した信号は、バツフア304
で示される32バス駆動装置によつて、（DA）バス220の32ラインの対応するラインに結合され
ている。そして、（DB）バス302上の各種のライン上に
外部で発生した信号は、他のバツフア306で示されるも
う一つの32バス駆動装置によつて、（DB）バス222の32
ライン中対応するラインに結合されている。32ライン
（Ａ）バス280の各種のライン上に発生する信号は、他
のバツフア312で示されるもう一つの32バス駆動装置に
よつて（DB）バス302のそれぞれのラインに結合されて
いる。他の32ライン（Ｂ）バス286の各ライン上に発生
する信号は、さらに他のバツフア316で示されるもう一
つの32バス駆動装置によつて（DB）バス302のそれぞれ
のラインに結合されている。バツフア（バス駆動装置）
304と312はそれぞれ、外部で発生した出力許可信号（OE
A）を受信する為にライン320に結合される出力許可入力
を有しており、そして、バツフア（バス駆動装置）306
と316もまたそれぞれ、外部で発生した他の出力許可信
号（OEB）を受信する為にライン322に結合される出力許
可入力を有している。

（Ｘ）マルチプレクサ138は、（Ａ）マルチプレクサ122
と同様の構成である。（Ｘ）マルチプレクサ138の３セ
ツトのデータ入力は、それぞれが３個のバス220,280お
よび180のうち対応するものに接続されている。（Ｘ）
マルチプレクサ138のコントロール（選択）入力対は、
その１入力がライン320に他がライン330に接続されてい
る。（Ｘ）マルチプレクサ138の32データ出力セツト
は、それぞれ32ライン（Ｘ）バス332の対応するライン
に接続されている。

話題は変わるが、（Ｙ）マルチプレクサ142もまた
（Ａ）マルチプレクサ122と類似の構造である。（Ｙ）
マルチプレクサ142の３セツトのデータ入力は、それぞ
れが３個のバス284、286および222の対応するものに接
続されている。（Ｙ）マルチプレクサ142のコントロー
ル（選択）入力対は、その１入力がライン322に、他の
入力がライン340に接続されている。（Ｙ）マルチプレ
クサ142の32データ出力セツトは、それぞれ32ライン
（Ｙ）バス342の対応するラインに接続されている。

（Ｓ）マルチプレクサ140は32データ入力の８個のセツ
トを有する型のマルチプレクサであり、これらの入力セ
ツトは、１番目のセツトが（Ａ）バス280に、２番目の
セツトが（Ｔ）バス180に、３番目のセツトが（Ｑ）バ
ス284に、４番目のセツトが（Ｂ）バス286に、５番目の
セツトが（DA）バス220に、第６番目のセツトが（DB）
バス222に、第７番目のセツトが（Ｒ）バス240に、そし
て最後の（８番目の）セツトが32ライン（Ｍ）バス350
に、それぞれ接続されている。その上、（Ｓ）マルチプ
レクサ140は３個のコントロール（選択）入力を有して
おり、それぞれの入力は、外部で発生した３個のコント
ロール信号を受信すべく３ラインバス352のそれぞれの
ラインに接続されている。最後に、（Ｓ）マルチプレク
サ140は、１セツトの32データ出力を有しており、それ
ぞれの出力は32ライン（Ｓ）バス354の対応するライン
に接続されている。

後述する説明で明らかなように、ライン320と322（OEA
とOEB）上に外部で発生した信号と、バス352の３個のラ
イン上に外部で発生した信号とに制御されながら、バス
280,180,284,220,222,240または350上に発生する信号
が、演算論理ユニツト（ALU）演算、フアネルシフタ演
算、マスクジエネレータ演算、マージ論理演算、また
は、（DA）バス300あるいは（DB）バス302のライン上へ
のリードアウトのための信号として選択される。

ビツトスライス100は、更に、フアネルシフタ400、マス
クジエネレータ402、（MR）マルチプレクサ（MUX）40
4、演算論理ユニツト（ALU）406、マージ論理ユニツト4
08、（Ｚ）マルチプレクサ（MUX）410、ゼロ検出器41
2、マルチプレクサ（MUX）414、優先順位エンコーダ416
およびマルチプレクサ（MUX）418を含むものとして示さ
れている。フアネルシフタ400は、各入力が第１の
（Ｘ）演算項を示す信号を受信するために（Ｘ）バス33
2の32ライン中対応するラインに接続された、１セツト
の32データ入力と、各入力が第２の（Ｙ）演算項を示す
信号を受信するために（Ｙ）バス342の32ライン中対応
するラインに接続された、もう１個の32データ入力セツ
トとを有している。更に、フアネルシフタ400は、ライ
ン247に接続されて充填数を表現する外部生成Ｍリンク
信号を受信するための一個の入力と、それぞれがバス24
6の各５ラインに接続されてフアネルシフタ400の外部生
成コントロール信号を受信する１個の５入力セツトと、
それぞれがバス210の各２ラインに接続されてスライス
番号特定信号を受信するための１個の２入力セツトと、
それぞれが（SP）バス242の各７ラインに接続されて可
動窓（マスク）スタート位置を指定する外部生成信号を
受信する１個の７入力セツトとを有している。更に、フ
アネルシフタ400は１個の７入力セツトを有しており、
各入力は（Ｔ）バス180の32ライン中７個のもつとも低
順位の各ライン接続され、別の可動窓スタート位置を指
定する信号を受信する。最後に、フアネルシフタ400
は、１個の32データ出力セツトを有し、各出力は32ライ
ン（Ｗ）バス437の対応するラインに接続されている。

フアネルシフタ400中には、１個のスタート位置マルチ
プレクサが用いられており（図示せず）、このマルチプ
レクサは、各入力がバス242の７ライン中対応するライ
ンに接続されてスタート位置指定（SP）信号を受信する
１個の７データ入力セツトと、各入力が（Ｔ）バス180
の７個のもつとも低順位のラインにそれぞれに接続され
たもう１個の７データ出力セツトと、各出力がSPバスの
対応するラインに接続された多くのデータ出力とを有し
ている。その上、フアネルシフタ400は１個フアネル入
力コントロールユニツトを有しており、このコントロー
ルユニツトは、各入力がバス246の５ライン中対応する
ラインに接続されてフアネルシフタ400のコントロール
信号を受信する１個の５コントロール入力セツトと、各
入力がバス210の２個のライン中対応するラインに接続
されてスライス番号指定信号を受信する１個の２入力セ
ツトと、各入力がSPバスの対応するラインに接続された
多くの入力と、そして各出力がコントロールバスの対応
するラインに接続された多くの出力とを有している。更
にフアネルシフタ400は、１個のFHマルチプレクサと１
個のFLマルチプレクサを有しており、これらの各マルチ
プレクサは、各入力が（Ｘ）バス332の32ライン中対応
するラインに接続された１個の32データ入力セツトと、
各入力が（Ｙ）バス342の32ライン中対応するラインに
接続された別個の32データ入力セツトと、Ｘの符号を表
現する信号を受信するべく接続された１個の入力と、Ｙ
の符号を表現する信号を受信するべく接続された１個の
入力と、ライン247に接続されＭリンク信号を受信する
１個の入力と、ロウ論理レベル（Ｏ）信号を受信すべく
接続された１個の入力と、各入力がコントロールバスの
対応するラインに接続された多くの入力と、更に１個の
32データ出力セツトとを有している。最後に、フアネル
シフタ400は32個のマルチプレクサを有しており、これ
らの各マルチプレクサは、各入力がFHとFLマルチプレク
サの64個のデータ出力の適当なものに接続された32個の
データ入力と、各入力がコントロールバスの対応するラ
インに接続された多くのコントロール入力と、更に
（Ｗ）バス437の32ライン中適当なラインに接続された
１個のデータ出力とを有している。

フアネルシフタ400は、２個の32ビツト数（（Ｘ）バス3
32と（Ｙ）バス342上に発生する信号によつて表現され
る）に作用し、そして１個の32ビツト数（このフアネル
シフタが（Ｗ）バス437上に発生する信号によつて表現
される）を発生する。フアネルシフタ400は、１サイク
ル中に、64ビツト数と同様に32ビツト数に対してＮ位置
のシフトアツプ／シフトダウンおよび回転アツプ／ダウ
ン（up/down）を含む基礎的な全てのバレルシフト（bar
rel-shift）機能を遂行する。この高速のシフト機能
は、浮動小数点演算のための仮数の正規化のような演算
の実行に対して、更にパツクデータまたはアンパツクデ
ータが頻繁にオペレートされるような適用例において、
非常に有用である。更に付け加えると、フアネルシフタ
400は、64ビツト入力に適用されるスライド窓から32ビ
ツト出力を抽出するために使用される。バス242上に発
生する（SP）信号（O-6）によつて指定される７ビツト
スタート位置は、64ビツトワード（FH,FL）上に作用す
る32ビツトスライド窓（Ｗ）をコントロールするのに使
用される。正のスタート位置は、スライド窓を一番重要
でないビツトの方向に移動させ、負のスタート位置（２
個の補数フオーマツト？）はスライド窓を一番重要なビ
ツトの方向に移動させる。（Ｔ）バス180と（Ｑ）バス2
84上に発生した信号が入力に選択されると、（Ｔ）バス
180の信号中最も重要でない７個のビツトがスタート位
置を特定するために用いられ、（Ｑ）バス284の信号中
最も重要でない７個のビツトが幅を特定するために用い
られる。後述する第３表および第４表は、上記入力の選
択状態を示すフアネルシフタ400の真理値表である。

マスクジエネレータ402は、外部で発生した可動窓スタ
ート位置指定信号を受信する為に各入力が（SP）バス24
2の７ライン中対応するラインに接続された１個の７入
力セツト、各入力が（Ｔ）バス180の32ライン中対応す
るラインに接続された１個の32入力セツト、各入力が
（Ｑ）バス284の32ライン中対応するラインに接続され
た１個の32入力セツトと、更に各入力が（Ｗ）バス244
の３ライン中対応するラインに接続されて外部で発生し
た別個の幅指定信号を受信するようにされた１個の３入
力セツトとを有している。更に、マスクジエネレータ40
2は、各入力が３ラインバス452の２個の最低順位のライ
ンのそれぞれに接続されてマスクジエネレータ402をコ
ントロールしかつマスク選択を行う外部生成信号を受信
する、１個の２入力セツトと、各入力がバス210の２個
のライン中対応するラインに接続されてスライス番号特
定信号を受信する１個の２入力セツトとを有している。
その上、マスクジエネレータ402は、各出力が（Ｍ）バ
ス350の32ライン中対応するラインに接続された１個の3
2出力セツトを有している。

バス452の３ライン中２個の低順位のライン上に外部で
発生したマスクジエネレータ402のコントロールおよび
マスク選択信号に制御されながら、１個のマスク（論理
値１のパターン）を表現する信号が、マスクジエネレー
タ402によつて異なる４方法により（Ｍ）バス350上に発
生される。そのスタート位置は、（SP）バス242の７個
のライン上に生じた信号によつて、または、（Ｔ）バス
180の32ライン中７個の低順位のライン上に生じた信号
によつて、特定される。その幅（１の数）は、（Ｗ）バ
ス244の３ライン上に生じる信号によつて、又は、
（Ｑ）バス284の32ライン中６個の低順位のライン上に
生じる信号によつて、特定される。（Ｔ）バス180の32
ライン上に生じた信号か、または、（Ｑ）バス284上に
生じた信号のうち何れかが、（Ｍ）バス350にマスク
（１と０のパターン）として結合される。（（Ｔ）バス
180および／または（Ｑ）バス284上の信号を（７ポート
ランダムアクセスメモリ（RAM）128および演算論理ユニ
ツト（ALU）406と共働して）使用する能力は、演算論理
ユニツトにおける演算によつて変更された後の古いマス
クの使用を可能にする。）２個のスライスが従属接続さ
れた64ビツトシステムにおいて、最も重要でないスライ
スの（Ｔ）バス180と（Ｑ）バス284における信号のみ
が、マスクスタート位置と幅を特定するために使用され
る。バス452上に生じた信号は、（Ｔ）バス180の最も重
要でない７個の信号および（Ｑ）バス284の最も重要で
ない６個の信号を、（SP）バス242、（Ｗ）バス244、バ
ス200およびライン184によつて最も重要なスライスに通
報する場合のコントロール信号として用いられる。第５
表として、後述するマスクジエネレータ402の真理値表
（第５表）は、この信号通報のためのフオーマツトを示
している。

マスクジエネレータ402中には（図示せず）、（Ｗ）バ
ス244信号によつて表現される′幅指定′（width mappi
ng）番号のための１個のユニツト、スタート位置番号の
ための１個のユニツトとおよびワード長番号のための２
個のユニツトを含む多くの′ルツクアツプテーブル′タ
イプのユニツトが含まれている。ワード長ルツクアツプ
テーブルユニツトのうちその１個は、（Ｗ）バス244信
号によつて表現される数のためのものであり、その他の
ワード長ルツクアツプテーブルユニツトは、（Ｑ）バス
284の信号のうちもつとも低順位の６個の信号によつて
表示される数のためのものである。更に、マスクジエネ
レータ402は、スタート位置マルチプレクサ、幅マルチ
プレクサ、ワード長加算器、ワード長マルチプレクサ、
論理アンドユニツト、出力マルチプレクサ、およびマル
チプレクサコントロールユニツトとを有している。スタ
ート位置マルチプレクサは、各入力が（SP）バス242の
各信号を受信すべく接続された１個の７データ入力セツ
トと、各入力が（Ｔ）バス180のもつとも低順位の７個
の各信号を受信するように接続された１個の７入力セツ
トと、各入力がバス452の３個の信号のうちもつとも低
順位の２個の各信号を受信するように接続された１個の
２コントロール（選択）入力セツトと、各出力がスター
ト位置バスのそれぞれのラインに接続された１個のデー
タ入力セツトとを有している。幅指定ルツクアツプテー
ブルユニツトは、各入力が（Ｗ）バス244の３個の信号
の対応するものに接続された１個の３データ入力セツト
と、多くの７データ出力を有している。

幅マルチプレクサは、各入力が幅指定ルツクアツプテー
ブルユニツトの７個のデータ出力のうち対応するものに
接続された１個の７データ入力セツトと、各入力が
（Ｑ）バス284のもつとも低順位の６個の信号のうち対
応する信号を受信するように接続された１個の６データ
入力セツトと、各入力がバス452の３個の信号のうち最
も低順位の各２信号を受信するように接続された１個の
２コントロール（選択）入力セツトと、そして１個のデ
ータ出力セツトとを有している。ワード長加算器は、各
入力がスタート位置バスのそれぞれのラインに接続され
た１個のデータ入力セツトと、各入力が幅マルチプレク
サデータ出力のそれぞれに接続された第２のデータ入力
セツトと、そして多くのデータ出力とを有している。ス
タート位置ルツクアツプテーブルユニツトは、各入力が
スタート位置バスラインのそれぞれに接続された１セツ
トのデータ入力と多くのデータ出力とを有している。ワ
ード長ルツクアツプテーブルユニツトの両者とも、各入
力がワード長加算器の各出力に接続された１セツトのデ
ータ入力と多くのデータ出力とを有している。ワード長
マルチプレクサは、２セツトのデータ入力を有してお
り、そのうち１セツトのデータ入力は各入力が１個のワ
ード長ルツクアツプテーブルユニツトの対応するデータ
出力に接続されており、もう１セツトのデータ入力は各
入力がもう一方のワード長ルツクアツプテーブルユニツ
トの各データ出力に接続されている。更に、ワード長マ
ルチプレクサは、各入力がバス452の３個の信号中もつ
とも低順位の２個の各信号に接続された１セツトの２コ
ントロール（選択）入力と、１セツトのデータ出力とを
有している。

論理ANDユニツトは、各入力がスタート位置ルツクアツ
プテーブルユニツトにおけるデータ出力のそれぞれに接
続された１セツトの入力と、各入力がワード長マルチプ
レクサにおけるデータ出力のそれぞれに接続されたもう
１セツトの入力と、そして１セツトの64出力とを有して
いる。出力マルチプレクサは６セツトの32データ入力を
有している。出力マルチプレクサの２個のデータ入力セ
ツトにおける各データ入力の組合せは、それぞれ論理AN
Dユニツトの64出力中対応するものに接続されている。
更に、出力マルチプレクサのもう１個のデータ入力セツ
トは、各入力が32（Ｔ）バス180信号の対応するものを
受信するように接続されており、そして出力マルチプレ
クサの最後のデータ入力セツトは、各入力が32（Ｑ）バ
ス284信号の対応するものを受信するように接続されて
いる。その上、出力マルチプレクサは、１セツトの２コ
ントロール（選択）入力と、各出力が（Ｍ）バス350の3
2ライン中対応するものに接続された１セツトの32デー
タ出力とを有している。最後に、マルチプレクサコント
ロールユニツトは、各入力がワード長加算器の出力の対
応するものに接続された１セツトの入力と、各入力がバ
ス452の３個の信号のうち２個のもつとも低順位の各信
号を受信するように接続された１セツトの２入力と、各
入力がバス210の２個の各信号を受信するように接続さ
れた１個の２入力セツト、各出力が出力マルチプレクサ
の２個のコントロール入力の対応するものに接続された
１個の２出力セツトとを有している。

上述したように、バス452の３ライン中２個の低順位の
ライン上に外部で発生した信号に制御されながら、スタ
ート位置は、（SP）バス242の７ライン上に生じた信号
かまたは、（Ｔ）バス180の32ライン中７個のもつとも
低順位のライン上に生じた信号のどちらかによつて、特
定される。そして、その幅は、（Ｗ）バス244の３ライ
ン上に生じた信号かまたは、（Ｑ）バス284の32ライン
中もつとも低順位の６個のライン上に生じた信号、のい
ずれかにより、特定される。もし（Ｗ）バス244信号が
選択されると、実際のワード長を計算するための幅指定
テーブルユニツトのデータ出力が選択される。ワード長
およびスタート位置は、ルツクアツプテーブルユニツト
中のバーグラフテーブルにもとずいて、コード化され
る。ワード長ルツクアツプテーブルユニツトによつて発
生した信号により表現される64ビツト数は、スタート位
置ルツクアツプテーブルユニツトによつて発生した信号
により表現される64ビツト数に、論理的に加算される。

後述する第６表は、マスクジエネレータ402演算の真理
値表を示すものである。

（MR）マルチプレクサ404は、６セツトの32データ入力
を有する型のマルチプレクサであり、これらの各入力セ
ツト中、第１のセツトが（Ｓ）バス354に、第２のセツ
トが（Ａ）バス280に、第３のセツトが（Ｑ）バス284
に、そして第４のセツトが（DB）バス222に接続されて
いる。（MR）マルチプレクサ404のデータ入力のうち第
５のセツトは、各入力がロウレベルの論理信号を受信す
るように接続されており、最後の（第６の）セツトは、
各入力がハイレベルの論理信号を受信するように接続さ
れている。さらに、（MR）マルチプレクサ404は、２個
のコントロール（選択）入力を有しており、各入力は外
部で発生した２個のコントロール信号を受信するため
に、２ラインバス470の対応するラインに接続されてい
る。最後に、（MR）マルチプレクサ404は１セツトの32
データ出力を有しており、各出力は32ライン（MR）バス
472の対応するラインに接続されている。

演算論理ユニツト（ALU）406は、各入力がバス437の32
ライン中対応するラインに接続された１セツトの32第１
演算項入力と、各入力が（Ｓ）バス354の32ライン中対
応するラインに接続された１セツトの第２演算項入力と
を有している。更に、演算論理ユニツト406は３個のコ
ントロール入力を有しており、各入力は３ラインバス38
0の対応するラインに接続されている。その上、演算論
理ユニツト406は１個の桁上げ入力と３個の３状態出力
とを有している。この出力は、符号出力、オーバフロー
出力、桁上げ出力および従続桁上げ出力を含んでいる。
これらの入力／出力は、それぞれが４ラインバス382の
対応するラインに接続されている。最後に、演算論理ユ
ニツト406は、各出力が32ラインバス438のそれぞれのラ
インに接続された１セツトの32データ出力を有してい
る。演算論理ユニツト406は、各演算コードと共に示さ
れた、後述する第７表に示す、２値演算を参照しなが
ら、全桁上げを実行する型の演算論理ユニツトである。

更に付け加えると、演算論理ユニツト406は、後述する
第８表に示す特別な命令を実行する。

注意：第８表に示すロードT16ビツト即時データ命令（1
0101010）は、16ビツトの即時データを、バス252信号に
よつて特定された７ポートランダムアクセスメモリユニ
ツト128位置のうち最も重要でない16ビツトにロードす
るために用いられる。なお、７ポートランダムアクセス
メモリユニツト128位置の最も重要な16ビツトは、変更
されない。32ビツトの即時データを７ポートランダムア
クセスメモリユニツト128位置にロードするために、以
下に示す３個の命令が必要である。

１ロードＴ、即時データの16ビツト２シフトアツプＴ、16位置３ロードＴ、即時データの16ビツト符号／絶対値に対する２の相補的命令は２の補数と符号
／絶対値表現間の数を変換するために用いられる。

マージ論理ユニツト408は、各入力がバス438の32ライン
中それぞれのラインに接続され１セツトの32データ入力
と、各入力が（Ｍ）バス350の32ライン中それぞれのラ
インに接続された１セツトのデータ／コントロール入力
と、各入力が（MR）バス472の32ライン中それぞれのラ
インに接続されたもう１個の32データ入力セツトとを有
している。更に、マージ論理ユニツト408は、各入力が
バス452の３ライン中それぞれのラインに接続された１
セツトの３コントロール（選択）入力と、各出力が32ラ
インバス502のそれぞれのラインに接続された１個の32
データ出力セツトとを有している。マージ論理ユニツト
408は、図示はしていないが、それぞれが特別なコント
ロール部を有する32個のマルチプレクサを持つている。
これらの各マルチプレクサは、（Ｍ）バス350の32ライ
ン中対応するラインに接続された１個の（単一）データ
入力と、（Ｍ）バス350の32ライン中対応するラインに
接続された１個の（単一）データ／コントロール入力
と、（MR）バス472の32ライン中対応するラインに接続
されたもう１個の（単一）データ入力と、それぞれがバ
ス452の３ライン中対応するラインに接続された３個の
コントロール（選択）入力と、そしてバス502の32ライ
ン中対応するラインに接続された１個の（単一）データ
出力とを有する型のマルチプレクサである。（バス452
上に発生した信号によつて選択された）マージモードに
おいて、各マルチプレクサは、（Ｍ）バス350の対応す
るライン上に発生した信号の状態によつて決定（選択）
されながら、その状態がバス438の対応するライン上に
発生した信号の状態かまたは（MR）バス472の対応する
ライン上に発した信号の状態の何れかに一致した信号
を、バス502の対応するライン上に発生させる。パスス
ルーモードにおいて、各マルチプレクサは、バス452信
号の状態によつて決定（選択）されながら、その信号の
状態が、バス438信号の状態か、（Ｍ）バス350信号の状
態か、または（MR）バス472信号の状態の何れかに一致
した状態を有するように、バス502のそれぞれの信号を
発生させる。

（Ｍ）バス350信号の状態は、第９表として後述する真
理値表に示されている。

バス502の信号状態は、第10表として後述する真理値表
に示されている。

（Ｚ）マルチプレクサ410とマルチプレクサ414の両者
は、（Ｃ）マルチプレクサ114と同様の型のマルチプレ
クサである。各マルチプレクサ410、414の１個のデータ
入力セツトは、バス438に接続されており、そして地方
のデータ入力セツトは（Ｒ）バス240に接続されてい
る。マルチプレクサ410のコントロール（選択）入力は
ライン522に接続され、そしてマルチプレクサ414のコン
トロール入力はライン524に接続されている。最後に、
マルチプレクサ410のデータ出力セツトは（Ｚ）バス150
に接続され、そしてマルチプレクサ414のデータ出力セ
ツトは32ラインバス526に接続されている。

ゼロ検出器412は、それぞれがバス526の対応するライン
に接続された１個の32データ入力セツト、ライン530に
接続された１個のデータ出力とを有している。ゼロ検出
器412は、バス526上に発生した信号のそれぞれがロウレ
ベル（Ｏ）の論理値を有するとき（のみ）、ライン530
上にハイレベルの論理信号を発生する型のゼロ検出器で
ある。

優先順位エンコーダ416は、それぞれが32ラインバス502
の32ライン中対応するものに接続された１個の32データ
入力セツトと、それぞれが32ラインバス540のもつとも
低順位の６個のライン中対応するものに接続された１個
の６データ出力セツトとを有している。優先順位エンコ
ーダ416は、後述の第11表に示す真理値表から明らかな
ように、バス540のもつとも低順位の６個のライン上
に、その状態がもつとも高順位の入力ビツト、即ち１
（ハイ論理レベルの信号が発生する、バス502の最も高
順位のライン）、を示す信号を発生する型の優先順位エ
ンコーダである。

（Ｃ）マルチプレクサ114と類似の（Ｒ）マルチプレク
サ418は、バス502に接続された１セツトのデータ入力
と、バス540に接続された他のセツトのデータ入力と、
ライン550に接続されたコントロール（選択）入力と、
（Ｒ）バス240に接続されたデータ出力セツト、とから
形成されている。

付け加えると、ビツトスライス100は、1986年７月24日
出願のマイケルJ.ミラーによるアメリカ特許出願第06/8
88,701号に開示された直列診断回路を含むものである。

以上の記載を一読することによつて、この発明の相当の
改良および変更が当業者によつて明白であることが予期
される。従つて、特許請求の範囲の記載事項が、この発
明の真の精神および範囲に合致するすべての改良および
変更をカバーするものであると言える。

【図面の簡単な説明】

第１図は、本発明の実施例にかかるマイクロプログラム
可能な32ビツトカスケード可能ビツトスライスの回路図
である。 100:ビツトスライス 110:（C1）レジスタ 112:32ビツト（C2）レジスタ 114:（Ｃ）マルチプレクサ 116:加算器 122:（Ａ）マルチプレクサ 124:（Ｔ）マルチプレクサ 126:（Ｂ）マルチプレクサ 128:7ポートランダムアクセスメモリユニツト 138:（Ｘ）マルチプレクサ 140:（Ｓ）マルチプレクサ 142:（Ｙ）マルチプレクサ 150:（Ｚ）バス 180:（Ｔ）バス 220:（DA）バス 222:（DB）バス 240:（Ｒ）バス 280:（Ａ）バス 284:（Ｑ）バス 286:（Ｑ）バス 332:（Ｘ）バス 342:（Ｙ）バス 350:（Ｍ）バス 354:（Ｓ）バス 384:（Ｆ）バス 400:フアネルシフタ 402:マスクジエネレータ 404:（MR）マルチプレクサ 406:演算論理ユニツト 408:マージ論理ユニツト 410:（Ｚ）マルチプレクサ 414:マルチプレクサ 416:優先順位エンコーダ 418:（Ｒ）マルチプレクサ 438:（Ｗ）バス 472:（MR）バス 530:バス検出器

フロントページの続き (72)発明者ジョンアール．ミックアメリカ合衆国カリフォルニア州，ロスアルトスヒルズ，マグダレナアベニュ 10737

Claims

【特許請求の範囲】

【請求項１】単一サイクル演算論理ユニット（ALU）で
単一デバイス内でのシフトおよびマージ動作を行うため
の、拡張可能な、マイクロプログラム可能な“n"ビット
ALUおよびレジスタファイルビットスライスであって、複数のランダムアクセスメモリ（RAM）データ入力ポー
ト（224,248および232）および複数のRAMデータ出力ポ
ート（270,272,274および276）を有するRAM（128）であ
って、単一クロックサイクル内に、該複数のRAMデータ
入力ポートから該RAM内のメモリアレイにデータを同時
に書き込むための、および、前記メモリアレイから前記
複数のRAMデータ出力ポートにデータを同時に読み出す
ための前記RAM（128）と、前記単一クロックサイクル内に、前記複数のRAMデータ
出力ポートからのRAM読み出しデータをラッチするため
の複数のデータラッチ（130,132,134および136）と、第１の“n"ビットパラレル外部データバス（300）と第
２の“n"ビットパラレル外部データバス（302）とに結
合され、前記単一クロックサイクル内に、前記複数のデ
ータラッチからデータを受け取るための、および、選択
したデータを複数のマルチプレクサデータ出力ポート
（332,354および342）に送出するための複数のマルチプ
レクサ（138,140および142）と、前記単一クロックサイクル内に、前記複数のマルチプレ
クサから受け取ったデータを“n"ビットまでのいずれか
の境界にデータの整列をおこない、ファネルシフトされ
たデータをファネルシフト出力ポート（437）に送出す
るためのカスケード可能な２倍のｎから“n"へのファネ
ルシフタ（400）と、複数のALU入力ポートを有し、前記ファネルシフト出力
ポートから前記ファネルシフトされたデータを、およ
び、前記複数のマルチプレクサデータ出力ポートから前
記選択したデータを受け取り、前記単一クロックサイク
ル内に、いずれから“n"ビット境界への演算と複数の選
択された状態フラグとがALU出力ポートへ出力される、A
LU（406）と、前記単一クロックサイクル内に、前記複数のマルチプレ
クサから受け取った“n"ビットデータをマスクするため
の、および、マスクされたデータをマスクジェネレータ
出力ポート（350）へ送出するためのマスクジェネレー
タ（402）と、複数の入力（438,350および472）を有し、前記単一クロ
ックサイクル内に、前記ALU出力ポート、前記マスクジ
ェネレータ出力ポートおよび前記複数のマルチプレクサ
からデータを受け取り、前記マスクジェネレータに応答
して、１から“n"ビット内のいかなるビット境界上に１
から“n"ビットのいかなるビット長のサブフィールドを
選択するためのマージ論理ブロック（408）と、前記RAM内のどのアドレスが同時に読み出し、書き込み
されるかを選択（250,252,254,256,260,262および264）
し、前記複数のRAMデータ出力ポートのどれが前記複数
のマルチプレクサデータ出力ポートに結合されるべきか
を選択（320,322,330,340および352）し、前記ALU内の
前記演算および前記状態フラグのどれがイネーブルされ
るべきかを選択（380および382）し、“n"ビットデータ
のどのビットが前記マスクジェネレータにおいてマスク
されるべきかを選択（210および452）し、前記マージ論
理ブロックに対してマージモードを選択（452）するた
めのパラレル制御ピンおよび前記単一クロックサイクル
をクロックするためのシステムクロック入力ピンとを備えた前記のビットスライス。
【請求項２】特許請求の範囲第１項において、前記RAM
は７ポート型で３つのデータ入力ポートと４つのデータ
出力ポートとを有し、前記メモリアレイは32ビットかけ
る64ワードで構成され、“n"は32に等しいことを特徴と
するビットスライス。
【請求項３】特許請求の範囲第１項において、前記カス
ケード可能なファネルシフタは、２倍の“n"ビット幅の
データワード用に、別のビットスライスとパラレルに動
作させる複数の外部ピン接続（210,246および247）を有
していることを特徴とするビットスライス。