JPS5968058A - フロ−テイング乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、フローティング演算回路に係り、特に単精度
データの乗算結果を倍Ｎ度のデータ形式で出力するベク
トル演算の高速実行に好適な７０−ティング乗算器に関
するものである。

〔従来技術〕

フローティングデータの乗算を計算機で行なう場合、関
数演算や内積演算などにおいては入力データが単精度デ
ータであってもその結果を倍精度データとして得ること
が精度を確保するうえで必要な場合が往々にしであるが
、従来にあっては結果が迅速に得られなかったり、迅速
に得られるにしても精度が十分でないというのが実状で
ある。

例えば指数部が１６進のべき乗で表現され、単精度と倍
精度の指数部でのビット数が同一であるデータフォーマ
ットを採用している計算機においては、単精度データの
まま乗算を行ないその結果を倍精度データとして得るこ
とは容易となっている。

しかし力から、１６進のべき乗で指数部が表現される場
合には、仮数部を正規化した場合でも仮数部の先頭３ビ
ツト内にＯが生じる場合があることから、仮数部を表現
するビット数分だけの精度が得られないものとなってい
る。このため指数部を２のべき乗で表現し、且つ倍精度
である場合には表現し得る数の範囲をＩＮＫ拡大すべく
単精度の指数部よりはビット長が大とされたフォーマッ
トを採用することが行なわれている。この例としては例
えば、ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ　ｍａｒＣｈ　１９
８Ｌ　Ｉ）Ｉ）５１−６２”Ａ　ｐｒｏｐｏａｅｄ　５
ｔａｎｄａｒｄ　ｆｏｒ　ＢｉｎａｒｙＦｌｏａｔｉｎ
ｇ−ｐｏｉｎｔ　Ａｒｉｔｈｍｅｔｉｃ”で開示されて
いるＩＥＥＥ　　標準フォーマットが挙げられる。しか
しながら、これらのフォーマットによる場合は単精度と
倍精度の指数部でのビット長が異なることから、単精度
データは倍精度データに変換されなければならないもの
となっている。即ち、単精度データの演算結果を結果的
−倍精度データとして得るためには単精度データは演算
に先立って先ず倍精度データに一旦変換される必要があ
り、しかる後倍精度演算が行なわれるというものである
。

しかし、このようにして演算を行なう場合は変換処理や
倍精度乗算処理に多くの時間を要することになり、著し
く性能が低下することとなるものである。

〔発明の目的〕

よって本発明の目的は、単精度と倍精度の指数部でのビ
ット数が異なる場合に、単精度データの乗算結果が結果
的に倍精度データとして迅速に、しかも精度良好にして
得られるフローティング乗算器を供するにある。

〔発明の概要〕

この目的のため本発明は、単精度データにおける指数部
の加算演算、仮数部の乗算演算を行なうようにするが、
その際その加算結果は乗算結果如何によって補正される
ようになしたものであり、このようにして得た加算結果
および乗算結果を倍精度データ形式に配列することによ
って結果的に単精度データ乗算結果を倍精度データの乗
算結果として得るようにしたものである。

〔発明の実施例〕

以下、本発明を第１図から第１３図によシ説明する。

先ず第１図から第４図によシ本発明に係るプロセッサの
概要について説明する。第１図はその全体構成を示すが
、これによるとホス）（ＨＯ８Ｔ）コンピュータ１はイ
ンタ７工イス部２を介し演算ユニット３、レジスタファ
イル４、メモリ部５およびアドレス演算部６、更にはマ
イクロプログラムコントローラ７に接続されており、マ
イクロプログラム内容が可変とされたマイクロプログラ
ムコントローラ７はホストコンピュータ１による制御下
にそのマイクロプログラムを実行することによって演算
ユニット３やアドレス演算部６などに制御タイミング信
号やアドレス信号などを出力するものとなっている。こ
のようにしてなるプロセッサの構成は特に新規なもので
はないが、本発明はその構成における演算ユニットの一
部を構成する乗算器に関するものである。

第２図はその演算ユニットの構成を示したものであり、
図示の如く３２ビット乗算器１ｏと６４ビツト加算器１
１とから主に構成されるようになっている。このうち乗
算器１ｏは４段のステージ回路１０−１〜１０−４より
なるパイプライン乗算器として構成され、また、加算器
１１は３段のステージ回路１１−１〜１１−３よシなる
パイプライン加算器として構成され例えば米国特許第４
、０７５．７０４号で例示されているようなパイプライ
ン加算器とされる。乗算器１ｏについては後に詳述する
ところであるが、乗算器１ｏへの乗算データの入力は３
２ビット乗算器右入力信号バス１４および３２ビット乗
算器左入力信号バス１５より行なわれる。また、その出
方である乗算結果のうち上位３２ビツトは１６ピツトデ
ータバス１６の他、信号線２１．１８によってそれぞれ
３２ビット加算器右入力信号バス１２、レジスタファイ
ルに送出される一方、その下位３２ビツトは信号線２２
によって加算器Ｊ１に圧入力下３２ビットとして入力さ
れるようになっている。一方、加算器１１への加算デー
タの入力は単精度データの場合は勿論のこと、倍精度デ
ータが２度に分けて入力される場合も原則として加算６
右入力信号バス１２および３２ピット加Ｘ６左入力信号
バス１３を介して行なわれる。但し、倍精度データの場
合に乗算器１０より圧入力下３２ビットが、加算器１１
より圧入力下３２ビットが与えられる場合には右入力上
３２ビツト、左入力上３２ビツトのみが加算６右入力信
号バス１２および加算器在入力信号バス１３より入力さ
れるようになっている。

また、その出力である加算結果のうち上位３２ビツトは
データバス１６の他、信号線１７．２０によってそれぞ
れレジスタファイル、加算器在入力信号バス１３に送出
される一方、その下位３２ビツトは信号線１９によって
左入力として直接加算器１１に入力されるようになって
いる。

次に第３図によりレジスタファイルについて説明すれば
、レジスタファイル４は主にＦＩＦＯ（１；”１ｒｓｔ
−（ｎ、　ｐｉｒｓｔ−Ｑｕｔ　）　ｖラスタ３１と２
ポートレジスタ３３とから構成されるようになっている
。Ｉｉ’ＩＦＯレジスタ３１へのデータの書込は信号ｉ
１７．１８からの加算器出力、乗算器出力の何れかをセ
レクタ３０で選択したうえ１ビット書込信号ＷＥを１”
の状態におくことによって、また、ＦＩＦＯレジスタ３
１からのデータの加算器右入力佃号バス１２、加算器在
入力信号バス１３への読出は１ビット読出信号Ｒ１Ｅを
１”の状態におくことによって行なわれるようになって
いるものである。また、２ポートレジスタ３３へのデー
タの書込は信号線１７．１８からの加算器出力、乗算器
出力の何れか、またはデータバス１６上のデータがセレ
クタ３２で選択されたうえ５ビット書込アドレス信号Ｗ
Ａによって指定されたアドレスに書込されるようになっ
ている。２ポートレジスタ３３からのデータの続出は筐
た５ビット読出アドレス信号ＲＡ１．ＦｔＡ２によって
いる。読出アドレス信号Ｒ，ＡＩによって読出されたデ
ータは加算益左入力信号パス１３および乗算器片入力信
号バス１５に、また、読出アドレス信号Ｒ，Ａ２によっ
て読出されたデータは加算６右入力信号バス１２および
乗算６右入力信号バス１４に読み出されるようになって
いるものである。

最後にメモリ部５およびアドレス演算部６について第４
図により説明すれば、メモリ部５は２つの同一構成のメ
モリ（Ｉ）４１およびメモリ＠４５よシなりその周辺回
路構成も全く同様となっている。

即ち、メモ１Ｊ４１．４５へのデータの書込はデータバ
ス１６上のデータをメモリデータライトレジスタ４２．
４６にセットした状態でメモリアドレスレジスタ４３．
４７より書込アドレス信号を与えることによって行なわ
れるようになっている。

メモリアドレスレジスタ４３．４７は後述するアドレス
演算部６からのアドレス信号を保持し必要な場合には保
持されているアドレス信号をインク（９） リメントしたりデクリメントするようになっている。ま
た、メモ１Ｊ４１，４５からのデータの続出はメモリア
ドレスレジスタ４３．４７よ、［出アドレス信号を与え
ることによって行なわれる。そのアドレス信号によって
指定されたアドレスより読み出されたデータはメモリデ
ータリードレジスタ４０．４４を介しアドレス演算部６
に出力される他、既述の信号バス１２〜１５や信号線４
８゜４９を介してデータバス１６上に出力可とされるよ
うにしてなる。次にアドレス演（資）部６について説明
すれば、アドレス演算部６は２ボートレジスタ５１およ
びＡＬＵ　（数値論理演算部）５３を含むものとなって
いる。このうち２ボートレジスタ５１は４ビットアドレ
ス信号ＷＫＩ、ＷＫ２に対応して２つの続出ボートを有
するものとなっておシ、また、２ボートレジスタ５１へ
のデータの書込はＡＬＵ５３出力、データバス上のデー
タの何れかをセレクタ５０によって選択したうえアドレ
ス信号ＷＫＩによって１マシンサイクルの後半に行なわ
れるものとなっている。２ボートレジスタ（１０） ５１の何れか一方の読出ボートからの読出データは直接
Ａ、ＬＵ５１に右入力として入力されるが、左入力はメ
モリデータリードレジスタ４０．４４からのメモリ続出
データの何れか、捷たけ２ボートレジスタ５１の他方の
読出ボートからの続出データをセレクタ５２によって選
択したものとされる。ＡＬＵ５１はそれら左入力、右入
力のデータにもとづき所定の演算を行なうが、その演算
結果はメモリアドレスレジスタ４３．４７や２ボートレ
ジスタ５１にセット町となっているものである。

なお、演算ユニットやアドレス演算部などでの動作はマ
イクロプログラムコントローラに格納されているマイク
ロプログラムの１語によって規定されるようになってい
る。また、演算ユニットやレジスタファイルなどからの
信号バスへのデータ出力も何れか１つのみしか選択され
ないようになっている。

さて、本発明によるフローティング乗算器を第５図によ
シ説明する。第５図は第２図における乗算器の構成を具
体的に示したものであるが、これ（１１） によると全体は符号演算部分、指数演算部分および仮数
演算部分よりなるものとなっている。先ず第５図を具体
的に説明する前に単精度データ、倍精度データのデータ
フォーマットを第６図（ａ）、（ｂ）により説明してお
く。第６図（ａ）、Φ）はそれぞれ単精度データ、倍精
度データのフォーマットを示すが、これによると単精度
データは全体として３２ビツトよりなり符号８１指数Ｅ
８、仮数Ｆｇにはそれぞれ１ビツト、８ビツト、２３ビ
ツトが割当され、しか（〜で単精度データは式（１）に
示すデータを表わすものとなっている。

Ｆ！ｇ−Ｂｇ 単精度データミ（−１，）’・２　　　　・１コＦｓ・
・（１）但し、Ｂｓは指数Ｅ８のバイアス分を、また、
Ｓけ１”か０”の値をとり”１”である場合にはその単
精度データは負のデータであることを、０”の場合には
正のデータであることを示すようになっている。

また、倍精度データは全体が６４ビツトよシなシ符号Ｓ
１指数ＥＤ、仮数Ｆｎにはそれぞれ１ビツト、１１ビツ
ト、５２ビツトが割当され単精度（１２） データの場合と同様にその倍精度データは式（２）に示
すデータを表わすものとなっている。

ＢＤ−ＢＤ 倍精度データ＝（−１）　８・２　　　　・１．ＦＤ　
・・・（２）但し、ＢＤは指数ＥＤのバイアス分を示し
ている。

ここでデータの乗算の態様を考えれば、３つの場合が考
えられる。その１つは２つの単精度データを乗算しその
結果を単精度データとして得る場合である。その２は単
精度データの乗算結果を倍精度データとして得る場合で
あシ、その３は２つの倍精度データを乗算しその結果を
倍精度データとした場合である。何れの乗算態様におい
ても乗算結果が負のデータとなるか正のデータとなるか
は符号Ｓが同一ピット状態か否かによって直ちに知れる
ものとなっている。即ち、符号Ｓが同一ピット状態であ
れば乗算結果は正のデータを、同一ピット状態でなけれ
ば乗算結果は負のデータを示すことになるものである。

問題は乗算結果における指数と仮数である。ここで２つ
の単精度データの指数をＥ８１　ｚ　Ｅｓ、とじ、しか
も乗算結果を単精（１３） 度データとして得る場合を想定すると、乗算結果におけ
る指数は以下のように求められ、また変形されることに
なる。

（ＥｓＩ　Ｂｓ）＋（Ｅ８２−Ｂｓ） ＝Ｅｓｔ　＋Ｅｓｘ　−２Ｂｓ ＝　（Ｅｓｌ＋Ｅｓｚ　　Ｅｌｓ　）−Ｂｓ　　　　　
　　　−（３）即ち、Ｅ８１とＥ８２　　を加えたもの
からＢｓを差し引く必要があるものである。同様にして
倍精度データを乗算しその結果を倍精度データとして得
る場合にも２つの指数を加えたものからＢＤを差し引く
必要がある。問題は単精度データを乗算しその結果を倍
精度データで得る場合である。この場合には式（３）は
式（４）のように変形され得るから、Ｅ８１とＥ８２を
加えたものから（２Ｂｓ　　ＢＤ）を差し引けばよいこ
とになる。

（ＢｓｌＢＳ）＋（Ｅ１１２　　Ｂｓ）＝（Ｅｓｌ＋Ｅ
ｓ２−２ＢＢ＋Ｂｎ）ＢＤ　　　　−（４）したがって
、何れの場合でも乗算結果における符号は直ちに、また
、指数も上記のようにして求め得るが、問題はそのよう
にして求められた指数（１４） は必ずしも正しくはなく、仮数の演算結果如何によって
は補正される必要があるということである。

例えば２つの単精度データの仮数をそれぞれ１゜Ｆ　ｓ
＋　、１．Ｆ８２　　とした場合その乗算結果（（（１
。

Ｆ’ｓ、　）ｘ（１，Ｆ’８２　）））は２進表示で”
１００　”未満、′１”以上となり、乗算結果が１１１
、・・・・・・・・・”となったり１０、・・・・・・
・・・”となる場合には、乗算結果における仮数を′１
、・・・・・・・・・”といった形にすると同時に、別
途求めておいた指数には′１”を加える必要があるとい
うわけである。なお、バイアス分Ｂ　ｓ　ｒ　Ｂ　ｏは
本発明に直接間するものではないが、指数のビット数が
固定となっている場合には、表現し得るデータの範囲が
バイアス分Ｂ８１　ＢＤによって拡張されるものとなっ
ている。

さて、本発明によるフローティング乗算器の一例での構
成を第５図により説明すれば、その構成は概ね上記説明
に沿ったものとなっている。乗算されるべき２つの単精
度データあるいは倍精度データは乗算器右回力信号バス
１４および乗算器左（１５） 入力信号バス１５より３２ビット単位にフローティング
乗算器１０に入力されたうえ乗算されるが、先ず符号演
算より説明すれば以下のようである。

即ち、乗算されるべき２つの単精度データあるいは倍精
度データの符号Ｓは第６図（ａ）、Φ）からも判るよう
に０番目ビット位置のビット状態として示されているか
ら、そのビット状態を排他的論理和ゲート１１１によっ
て比較することにより容易に知れることは明らかである
。この比較結果はレジスタ１１２．１１３を介しレジス
タ１１４に格納されるようになっている。レジスタ１１
４に格納された符号の演算結果がこの後どのように処理
されるかは後述するところである。

次に指数演算部分について説明すれば、第６図（ａ）　
、　（ｂ）に示すデータフォーマットの１金目ビット位
置より１１番目ビット位置までのビット状態が指数部入
力制御回路１０１，１０２に取り込まれ所定に配列制御
されたうえで１１ビツト容量のレジスタ１０３．１０４
にセットされるように麦っている。この場合指数部入力
制御回路１０１゜（１６） １０２は同一構成とされその具体的構成は第７図に示す
ところであるが、これによると入力されるデータが単精
度データであるか倍精度であるかによって配列制御は異
なるものとなっている。即ち、単精度データが入力され
る場合にはその旨を示す信号Ｓ　（第６図におけるもの
と異なることに注意）によって出力ゲートが所定に制御
され、レジスタ１０３．１０４の１番目ビット位置から
３番目ビット位置には０”のビット状態が、またその４
番目ビット位置より１１番目ビット位＃Ｌまでには１番
目ビット位置から８番目ビット位置までのビット状態が
右方向に３ビット分シフトされた形で入力されたうえセ
ットされるようになっているものである。また、倍精度
データが入力される場合には結果的に１番目ビット位置
から１１番目ビット位＠までのビット状態はそのままレ
ジスタ１０３゜１０４の対応するビット位置にセットさ
れる。これによシ単精度データであるか倍精度データで
あるかとは無関係に指数のみが抽出され、しかもそのＭ
ＳＢは揃えられるものである。このようにしく１７） てレジスタ１０３．１０４にセットされた指数は次に加
算器１０５によって加算されるが、この加算値からは指
数に対するバイアス分が加算器１０７によって差し引か
れるようになっている。こむでいうバイアス分とは既述
のＢｓ＝　Ｂｎまたは２ＢｓＢｏでありセレクタ１０６
はそのうちの何れかを乗算態様に応じて選択しているわ
けである。このようにしてバイアス分が差し引かれた加
算値はレジスタ１０８を介しレジスタ１０９にセットさ
れるが、これ以後については前の場合と同様後述すると
ころである。

さて、最後に仮数演算部分について説明すれば、この部
分においては第６図（ａ）、Φ）に示す仮数Ｆ８゜ＦＤ
が１．　Ｆｓ、　１．−ＦＤの形に戻されたうえ２つの
単精度データあるいは倍精度データの仮数の乗算が行な
われるようになっている。先ず乗算器右回力信号バス１
４および乗算器在入力信号バス１５からの３２ビット単
位の単精度データあるいは倍精度データは仮数部入力制
御回路１１５，１１６においてその仮数のみが抽出され
る。第８図はそ（１８） の仮数部入力制御回路１１５，１１６の構成を示したも
のである。これによると信号Ｓ　＊　Ｉ）　Ｌ　ＩＤｔ
ｒはそれぞれ単精度データが入力される場合、倍精度デ
ータ下３２ビットが入力される場合、倍精度データ上３
２ビツトが入力される場合のみ′１”の状態におかれ出
力ゲートがそれぞれの場合に応じ所定に制御されるよう
になっている。先ず単精度データが入力される場合には
そのＯ番目ビット位置から７番目ビット位置までのビッ
ト状態は全て０″として、また８番目ビット位置のビッ
ト状態は′１”として、更に９番目ビット位置から３１
番目ビット位置までのビット状態はそのままとしてレジ
スタ１１７．１１８にセットされる。この場合８番目ビ
ット位置のビット状態を１”とおくのはＦｓだけでは仮
数としての用をなさないが、１．・Ｆｓとすることによ
って初めて仮数としての意味をもつようになるからであ
る。また、倍精度データ上３２ビツトが入力される場合
も同様にしてθ番目ビット位置から１０査目ビット位置
までのビット状態は１″０”として、１１番（１９） 目ビットＩｆｆＭのビット状態は１″として、１２番目
ビット位置から３１番目ビット位置までのビット状態は
そのままとしてレジスタ１１７．１１８にセットされる
が、倍精度データ下３２ビットが入力される場合にはそ
のままレジスタ１１７゜１１８にセットされるようにな
っている。このようにしてレジスタ１１７，１１８にセ
ットされた３２ビツトデータは乗算器１１９によって乗
算されるところとなるが、第９図はその回路構成を示し
たものである。これによると乗算器１１９は１６ビツト
入力３２ビツト出力の乗算器［２０１〜２０４よりなり
、それぞれ入力データ上位１６ビツト乗算、左入力デー
タ下位１６ビツトと右入力データ上位１６ビツトとの乗
算、左入力データ上位１６ビツトと右入力データ下位１
６ビツトとの乗算、入力データ下位１６ビツト乗算を行
ない、これら４つの結果は各々レジスタ１２０にセット
されるようになっている。レジスタ１２０にセットされ
た結果は次に加算器１２２でセレクタ１２１出力と加算
されるようになっている。加算器１２２（２０） は５人力のもので、上記４つの乗算結果についての加算
は第１０図に示す組合せで６４ビツト幅で行なわれるが
、セレクタ】２１出力をも考慮した場合でのそれは７６
ビツト幅となっている。加算器１２２からの加算結果は
レジスタ１２４にセットされるが、乗算されるべきデー
タが単精度データである場合にはその加算結果が最終的
な乗算結果として得られることになる。しかしながら、
乗算されるべきデータが倍精度データである場合は３２
ビツトデータの乗算組合せは４通りあるから、単精度デ
ータの乗算に比し３マシンサイクル分だけ多くの時間を
要することになる。倍精度データの乗算の場合には下３
２ビツト乗算、下３２ビットと上３２ビットとの乗算、
上３２ビットと下３２ビットとの乗算、上３２ビツト乗
算が順次行なわれつつ各乗算結果は加算器１２２で加算
されるが、最終的な乗算結果を得るためには各加算結果
を所定に加算することが必要となる。レジスタ１２４の
出力を入力とするシフタ１２３はそのために設けられた
ものである。単精度データの乗算（２１） の場合セレクタ１２１の出力は勿論″Ｏ″とされるが、
倍精度データの乗算の場合にはシフタ１２３出力がセレ
クタ１２１を介し１加算入力として加算器１２２に入力
可とされるようになっている亀のである。シフタ１２３
はレジスタ１２４の出力をそのまま出力するか、右方向
に３２ビツトシフトさせて出力するようになっている。

即ち、先ず下３２ビツト乗算が行なわれる場合にはセレ
クタ１２１出力はｇ′０”とされた状態で加算器１２２
で加算が行なわれる。次に下３２ビットと上３２ビット
との乗算が行なわれる場合にはレジスタ１２４出力は３
２ビツト右方向にシフトされた状態でレジスタ１２０の
出力と加算されるようになっている。３２ビツト右方向
にシフトさせるのは桁合せのためである。この抜上３２
ビットと下３２ビットとの乗算が行なわれるが、この場
合にはセレクタ１２１の出力はレジスタ１２４出力その
ものとされる。これは、既に前の乗算で桁合せが済まさ
れているからである。最後に上３２ビツト乗算が行なわ
れるが、この場合には再び桁合せ（２２） を行なうべくレジスタ１２４出力は右方向に３２ピツト
シフトされた状態でレジスタ１０出力と加算される。こ
の加算での加算結果が倍精度データ乗算における仮数の
最終的な乗算結果として得られるものである。

さて、以上のようにして仮数の乗算結果が求められるが
、第１１図（ａ）〜（ｄ）はレジスタ１２４にセットさ
れる仮数の最終的な乗算結果のデータフォーマットを示
したものである。このうち、第１１図（ａ）、（ｂ）は
単精度データ乗算に係るものを、また、第１１図（Ｃ）
、（ｄ）は倍精度データ乗算に係るものを示している。

図示の如く単精度データ乗算に係るものは１６番目ビッ
ト位置か１７７番目ビット置に初めて１”が現われるも
のであることが判る。

因みに１８８番目ビット置以降のデータが小数点以下の
データとなるから、第１１図（ａ）のように１６番目ビ
ット位置に＠１″が現われる場合にはその乗算結果を１
ビツト右方向にシフトさせると同時に、指数の演算結果
に１を加える操作が必要となる。これと同様にして倍精
度データ乗算に係（２３） るものにおいては２４番目ビット位置以降が小数点以下
のデータと々るから、第１１図（Ｃ）のような場合には
上記と同様な操作が必要となる。第５図におけるセレク
タ１２５，１２７および加算器１１０はその操作のため
に設けられたものである。

セレクタ１２５は単精度データ乗算の際は１６番目ビッ
ト位置のビット状態が、また、倍精度データ乗算データ
乗算の際には２２９目ビット位置のビット状態が１”で
ある場合に仮数の乗算結果を１ビツト右方向にシフトさ
せるべく機能するものである。また、セレクタ１２７は
単精度データ乗算の際は１６番目ビット位置のビットを
、倍精度データ乗算の際には２２番目ビット位置のビッ
トを選択出力するためのものであり、選択出力されたビ
ットは加算器１１０でレジスタ１０９からの指数演算結
果と加算されるようになっている。

これによシ指数の補正が行なわれるものである。

したがって、レジスタ１１４からの符号演算結果、加算
器１１０からの指数演算結果およびセレクタ１２５から
の仮数演算結果をそのときの乗算（２４） 態様に応じて所定に配列し直した状態で出力するように
すれば、乗算態様に応じた乗算結果が所定のフオ、マッ
トで得られることになるものである。

第１２図は乗算結果を乗算態様に応じたフォーマットで
得るための出力制御回路１２６の構成を示した本のであ
る。これによると信号Ｓ（第６図。

第７図および第８図におけるものと異なることに注意）
、Ｓ’Ｉ’Ｄ、Ｄはそれぞれ通常の単精度データ乗算で
ある場合、単精度データの乗算結果を倍精度データで得
る場合、通常の倍精度データ乗算である場合のみ′１”
となり、また、信号ＯＥは１”にある場合のみ乗算結果
の乗算器１０外部への出力を許容するものとなっている
。

先ずＳが１”である場合には信号、ｌｊ！１２８からの
１ビット符号演算結果は０番目ビット位首のビットとし
て出力ゲートを介し出力されるようになっている。また
、信号線１２９からの１１ビツト指数演算結果のその４
番目ビット位置から１１番目ビット位置までのビットは
１番目ビット位置から８番目ビット位置のビットとして
出力される。

（２５） 更に信号線１３０からの仮数演算結果のその１８１玲目
ビット位置から４０査目ビット位置までのビットは９番
目ビット位置から３１′４目ビット位置のビットとして
出力され、残りの３２番目ビット位置から６３番目ビッ
ト位＃までのビットは全て０”として出力されるように
なっている。また、ＳＴＤが１”の場合は信号線１２８
からの符号演算結果は前の場合と同様０番目ビット位置
のビットとして出力され、信号１ｉ！１２９からの指数
演算結果のその１番目ビット位置から１１番目ピット位
置までのビットは１番目ビット位置から１１番目ビット
位置までのビットとして出力されるようになっている。

信号線１３０からの仮数演算結果のその１８８番目ビッ
ト置から６９９番目ビット置までのビットは１２番目ビ
ット位置から６３番目ビット位置マでのビットとして出
力されるようになっているわけである。更にＤが′１”
の場合には、信号線１３０からの仮数演算結果のその２
４番目ビット位置から７５番目ビット位置までのビット
が１２番目ビット位置から６３番目ピッ（２６） ト位置までのビットとして出力される他はＳＴＤが１”
の場合と同様となっている。

第１３図はＳＴＤが１１”である場合での処理ステップ
を１ステツプ／マシンサイクルとして示すが、これより
も判るように演算データが入力されてから４マシンサイ
クルで結果が得られることになる。従来にあっては単精
度データの乗算結果を倍精度データとして出力する機能
はなく、シたがって単精度データを倍精度データに変換
してから倍精度データの乗算を行なう必要があったが、
これだと例えば所望の結果を得るまでに１３マシンサイ
クルもの時間を要するものとなっている。

単精度データの倍精度データへの変換機能を加算器（１
１）が有する場合、２つの単精度データの倍精度データ
への変換に６マシンサイクル、更に倍精度データ乗算に
７マシンサイクル要していたものである。しかしながら
、本発明による場合は、４マシンサイクルで結果が得ら
れるから、実に３倍以上の高速化が図れるものである。

これにより例えば単精度データの内積演算を行なう場合
、第（２７） ２図において乗算器入力信号バス１４．１５より同時に
１マシンサイクル当り１つずつ乗算器１０にデータを供
給して乗算器１０で単精度データ乗算を行ないその結果
を倍精度データとして得、これを信号線２１．２２を介
して信号線１９．２０からのデータと加算器１１で倍精
度加算を繰り返すようにすれば、内積演算を精度落ちさ
せることなく実行することが可能となるものである。

〔発明の効果〕

以上説明したように本発明は、単精度データにおける指
数部の加算結果は、仮数部の乗算結果如例によって補正
されるようにし、補正済指数部加算結果、符号演算結果
および仮数部乗算結果を倍精度データフォーマットとし
て出力可となしたものである。したがって、本発明によ
る場合は、単精度データの指数部のビット数が倍精度デ
ータの指数部のそれと異なる場合でも単精度データの乗
算結果が倍精度データフォーマットで速やかに得られ、
単精度データ、倍精度データの演算が混合していても高
速に演算が実行され得るという効果（２８） がある。

【図面の簡単な説明】

第１図は、本発明に係るプロセッサの全体構成を示す図
、第２図、第３図、第４図は、その構成における演算ユ
ニット、レジスタファイル、メモリ部・アドレス演算部
の構成をそれぞれ示す図、第５図は、本発明によるフロ
ーティング乗算器の構成をパイプライン構成として示す
図、第６図（ａ）。 （ｂ）は、それぞれ単精度データ、倍精度データのフォ
ーマットを示す図、第７図、第８図は、それぞれ第５図
における指数部入力制御回路、仮数部入力制御回路の構
成を示す図、第９図は、第５図における乗算器の構成を
示す図、第１０図は、その加算器での加算動作を説明す
るための図、第１１図（ａ）、Φ）は、単精度データに
おける指数の乗算結果のデータフォーマットを、また、
第１１図（Ｃ）。 （ｄ）は、倍精度データにおける指数の乗算結果のデー
タフォーマットを示す図、第１２図は、第５図における
出力制御回路の構成を示す図、第１３図は、単精度デー
タの乗算結果を倍精度データとしく２９） て出力する場合での処理のフローを示す図である。 １０１．１０２・・・指数部入力制御回路、１０３゜１
０４．１０８，１０９．１１２〜１１４，１１７゜１１
８．１２０，１２４・・・レジスタ、１０５゜１０７．
１１０．１２２・・・加算器、１０６，１２５゜１２７
・・・セレクタ、１１１・・・排他的論理和ゲート、１
１５．１１６・・・仮数部入力制御回路、１１９・・・
乗算器、１２６・・・出力制御回路。 代理人　弁理士　秋本正実 （３０） もｑ（２） 策Ｉ１図

Claims (1)

1. 【特許請求の範囲】 １、指数部のビット長が異なる単精度データ、倍精度デ
   ータにもとづき２つの同一精度データとの間で乗算を行
   ない、単精度データ乗算結果を単精度データ形式あるい
   は倍精度データ形式として、倍精度データ乗算結果を倍
   精度データ形式として得るフローティング乗算器にして
   、２つの同一精度データの符号を比較する回路と、上記
   同一精度データ各々における指数部のみを所定状態で選
   択する回路と、上記同一精度データ各々における仮数部
   のみを選択する回路と、選択された指数部を加算する回
   路と、選択された仮数部を乗算する回路と、仮数部乗算
   結果によって指数部加算結果を補正する回路と、符号比
   較結果、補正済指数部加算結果および仮数部乗算結果を
   単精度データあるいは倍精度データの形式で出力制御す
   る回路とからなる構成を特徴とする７０−ティング乗算
   器。 ２、比較、選択、加算、乗算器々の結果を保持するレジ
   スタが各ステージ最終段に設けられバイブライン構成と
   してなる特許請求の範囲第１項記載のフローティング乗
   算器。 ３、指数部を加算する回路は、指数部のみを加算する回
   路と、該回路からの加算結果と乗算結果出力形式に応じ
   て選択されたバイアス値とを加算する回路とからなる特
   許請求の範囲第１項または第２項記載の７０−ティング
   乗算器。