JPH0769788B2 - 平方根演算処理方式 - Google Patents
平方根演算処理方式Info
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- JPH0769788B2 JPH0769788B2 JP62314477A JP31447787A JPH0769788B2 JP H0769788 B2 JPH0769788 B2 JP H0769788B2 JP 62314477 A JP62314477 A JP 62314477A JP 31447787 A JP31447787 A JP 31447787A JP H0769788 B2 JPH0769788 B2 JP H0769788B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 基数２のオペランドから開平法によって平方根を求める
演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 前サイクル迄の中間結果を１ビット左シフトした結果
に、上記部分解を加えることを繰り返して平方根を求め
る平方根演算処理方式に関し、 開平法による平方根演算を、引き離し法による高基数非
回復型除算装置を用いて１演算サイクルで１桁の平方根
を得ることを目的とし、 少なくとも、除数レジスタと，除倍数回路と，該除倍数
の結果を保持する減数レジスタとを備えた高基数非回復
型除算装置に、オペランドを置数する被開平数レジスタ
と、上記置数されたオペランドを１演算サイクル毎に２
ビット左シフトして、上記高基数非回復型除算装置の部
分剰余レジスタに伝達する手段と、上記演算サイクル毎
に、上記除数レジスタを１ビット左シフトして帰還する
手段と、上記部分剰余レジスタの値から上記除数レジス
タの値を１ビット左シフトして４倍したものを減算した
ときに、加算器から得られるキャリ信号を、上記除数レ
ジスタの最下位ビットに帰還して、平方根の部分解を得
る手段と、上記演算サイクル毎に、部分剰余レジスタを
２ビット左シフトしたもの（Rn-1）と、上記減算処理に
よって得られる部分剰余（Rn）との何れかを、上記キャ
リ信号によって選択して、上記部分剰余レジスタに置数
して、当該演算サイクルでの部分剰余とする手段とを設
けて、当該高基数非回復型除算装置を用いて平方根演算
処理を行う方式において、前サイクルでの部分剰余を置
数した部分剰余レジスタから、減算すべき前サイクルの
部分中間結果である（An-1）の を生成するのに、１サイクル前の中間結果を１ビット左
シフトして‘×4'を行う第１の手段と、今回の演算サイ
クルで得られた部分解（キャリ）を１ビット左シフトし
て‘×4'を行うと同時に、該部分解（キャリ）を、上記
除数レジスタの最下位ビットに置数する第２の手段と、
上記第１の手段と第２の手段の結果を上記減数レジスタ
で合成する第３の手段と、上記演算結果であるキャリ信
号の極性に応じて、上記部分剰余レジスタの前サイクル
の結果（Rn-1）を選択するか、今回の演算によって得ら
れた部分剰余（Rn）を選択する切り替え手段とを設け
て、上記基数２のオペランドから開平法によって平方根
を求める演算式、 Rn＝Rn-1−（４＊An-1＋１） を処理するように構成する。
演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 前サイクル迄の中間結果を１ビット左シフトした結果
に、上記部分解を加えることを繰り返して平方根を求め
る平方根演算処理方式に関し、 開平法による平方根演算を、引き離し法による高基数非
回復型除算装置を用いて１演算サイクルで１桁の平方根
を得ることを目的とし、 少なくとも、除数レジスタと，除倍数回路と，該除倍数
の結果を保持する減数レジスタとを備えた高基数非回復
型除算装置に、オペランドを置数する被開平数レジスタ
と、上記置数されたオペランドを１演算サイクル毎に２
ビット左シフトして、上記高基数非回復型除算装置の部
分剰余レジスタに伝達する手段と、上記演算サイクル毎
に、上記除数レジスタを１ビット左シフトして帰還する
手段と、上記部分剰余レジスタの値から上記除数レジス
タの値を１ビット左シフトして４倍したものを減算した
ときに、加算器から得られるキャリ信号を、上記除数レ
ジスタの最下位ビットに帰還して、平方根の部分解を得
る手段と、上記演算サイクル毎に、部分剰余レジスタを
２ビット左シフトしたもの（Rn-1）と、上記減算処理に
よって得られる部分剰余（Rn）との何れかを、上記キャ
リ信号によって選択して、上記部分剰余レジスタに置数
して、当該演算サイクルでの部分剰余とする手段とを設
けて、当該高基数非回復型除算装置を用いて平方根演算
処理を行う方式において、前サイクルでの部分剰余を置
数した部分剰余レジスタから、減算すべき前サイクルの
部分中間結果である（An-1）の を生成するのに、１サイクル前の中間結果を１ビット左
シフトして‘×4'を行う第１の手段と、今回の演算サイ
クルで得られた部分解（キャリ）を１ビット左シフトし
て‘×4'を行うと同時に、該部分解（キャリ）を、上記
除数レジスタの最下位ビットに置数する第２の手段と、
上記第１の手段と第２の手段の結果を上記減数レジスタ
で合成する第３の手段と、上記演算結果であるキャリ信
号の極性に応じて、上記部分剰余レジスタの前サイクル
の結果（Rn-1）を選択するか、今回の演算によって得ら
れた部分剰余（Rn）を選択する切り替え手段とを設け
て、上記基数２のオペランドから開平法によって平方根
を求める演算式、 Rn＝Rn-1−（４＊An-1＋１） を処理するように構成する。
本発明は、基数２のオペランドから開平法によって平方
根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
平方根演算処理方式に関する。
根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
平方根演算処理方式に関する。
最近の計算機技術の進歩に伴って、該計算機によるデー
タ処理の多様化と，処理量の増加が進展し、該計算機に
対する処理能力の向上が求められており、科学技術計算
の分野で用いられる平方根演算についても、その高速化
が要求されるが、該平方根の演算を高速に処理する為
に、専用の平方根演算回路を設けることはハードウェア
量の増加が大きいことから、使用頻度の比較的少ない平
方根演算を経済的に、且つ高速に処理できる平方根演算
処理方式が求められることになる。
タ処理の多様化と，処理量の増加が進展し、該計算機に
対する処理能力の向上が求められており、科学技術計算
の分野で用いられる平方根演算についても、その高速化
が要求されるが、該平方根の演算を高速に処理する為
に、専用の平方根演算回路を設けることはハードウェア
量の増加が大きいことから、使用頻度の比較的少ない平
方根演算を経済的に、且つ高速に処理できる平方根演算
処理方式が求められることになる。
一方、平方根演算は、高基数非回復型除算装置と云っ
た、所謂引き離し法の除算方式とその手順が類似してい
ることから、例えば、上記高基数非回復型除算装置に、
該平方根演算に必要な回路を、該除算装置での除算速度
に影響を与えない方法で付加して行う平方根演算処理方
式が知られている。
た、所謂引き離し法の除算方式とその手順が類似してい
ることから、例えば、上記高基数非回復型除算装置に、
該平方根演算に必要な回路を、該除算装置での除算速度
に影響を与えない方法で付加して行う平方根演算処理方
式が知られている。
上記引き離し法の除算方式によって高速の除算を実現す
ることを目的として、除倍数を減数レジスタに置数する
形式の高基数非回復型除算装置の構成法を、本願出願者
は特開昭60-160438号公報で開示しているが、このよう
な高基数非回復型除算装置を使用して平方根演算を行う
場合、平方根の中間結果、即ち、部分解が除数レジスタ
（DSR）の最下位ビットに帰還される為、１桁の平方根
を得るのに、演算結果のキャリ信号を除数レジスタ（DS
R）にセットするサイクルと、該除数レジスタ（DSR）の
値に基づいて、除倍数×除数（具体的には、除数の４倍
数）を求めるサイクルの２演算サイクルを必要とする問
題があり、この処理を該除算方式に影響を与えることな
く１演算サイクルで行う平方根演算処理方式が平方根演
算の高速化に必要となる。
ることを目的として、除倍数を減数レジスタに置数する
形式の高基数非回復型除算装置の構成法を、本願出願者
は特開昭60-160438号公報で開示しているが、このよう
な高基数非回復型除算装置を使用して平方根演算を行う
場合、平方根の中間結果、即ち、部分解が除数レジスタ
（DSR）の最下位ビットに帰還される為、１桁の平方根
を得るのに、演算結果のキャリ信号を除数レジスタ（DS
R）にセットするサイクルと、該除数レジスタ（DSR）の
値に基づいて、除倍数×除数（具体的には、除数の４倍
数）を求めるサイクルの２演算サイクルを必要とする問
題があり、この処理を該除算方式に影響を与えることな
く１演算サイクルで行う平方根演算処理方式が平方根演
算の高速化に必要となる。
第４図は従来の平方根演算処理方式を説明する図であっ
て、（ａ）は除算回路を示し、（ｂ）は該除算回路を用
いて、１演算サイクルで平方根の１桁をえる平方根演算
回路を示している。
て、（ａ）は除算回路を示し、（ｂ）は該除算回路を用
いて、１演算サイクルで平方根の１桁をえる平方根演算
回路を示している。
今、平方根を求める数をＸとすると、数Ｘと、その平方
根Qn及び剰余Rnとの間には、 Ｘ＝Qn2＋Rn ……（１） なる関係がある。
根Qn及び剰余Rnとの間には、 Ｘ＝Qn2＋Rn ……（１） なる関係がある。
（１）式に、ｎ＝１を入れると Ｘ＝Q1 2＋R1 R1＝Ｘ−Q1 2 ここで、Ｘ＝R0とすると、 R1＝R0−Q1 2 平方根を浮動小数点データで表現すると、該平方根は、
仮数部と指数部とで表現される。この場合、該仮数部と
指数部とは別々に求められるので、以降での説明では説
明の便宜上、仮数部のみを取り扱い、該仮数部も、その
小数点の位置は、最上位桁の左にあるものとして説明す
る。即ち、求める平方根Qnは、 Qn＝．（q1＋q2＋q3＋〜〜qn） 但し、qi＝pi2-i（p
i＝0,1,2,〜ｎ）で表されるものとする。以下、上記小
数点は省略して扱うものとする。
仮数部と指数部とで表現される。この場合、該仮数部と
指数部とは別々に求められるので、以降での説明では説
明の便宜上、仮数部のみを取り扱い、該仮数部も、その
小数点の位置は、最上位桁の左にあるものとして説明す
る。即ち、求める平方根Qnは、 Qn＝．（q1＋q2＋q3＋〜〜qn） 但し、qi＝pi2-i（p
i＝0,1,2,〜ｎ）で表されるものとする。以下、上記小
数点は省略して扱うものとする。
Q1＝q1であるので、 R1＝R0−q1 2 ……（２） ここで、R0−q1 2＝R0−p12-1 ……（３） とし、p1＝１と仮定して計算し、この値が正であれば、
上記仮定は正かったものとして、そのままの値を部分剰
余R1＝R0−2-1として、この値が負であると、上記仮定
は誤りであったとしてp1＝０とし、p12-1を元に戻し、
部分剰余R1＝R0とする。
上記仮定は正かったものとして、そのままの値を部分剰
余R1＝R0−2-1として、この値が負であると、上記仮定
は誤りであったとしてp1＝０とし、p12-1を元に戻し、
部分剰余R1＝R0とする。
次に、上記（１）式にｎ＝２を入れると Ｘ＝Q2 2＋R2 R2＝Ｘ−Q2 2 R2＝R0−Q2 2 ここで、Q2＝q1＋q2であるので、上記の式に代入する
と、（２）式を用いて R2＝R0−（q1＋q2）２ ＝R1＋q1 2−（q1＋q2）２ ＝R1＋q1 2−（q1 2＋2q1q2＋q2 2） ＝R1−2q1q2−q2 2 ＝R1−q2（2q1＋q2） ……（４） ここで、R1−q2（2q1＋q2） ……（５） に対して、q2＝p22-2を代入し、p2＝１と仮定して計算
し、この値が正であれば、上記仮定は正かったものとし
て、そのままの値を部分剰余R2＝R1−2-2（2q1＋2-2）
として、この値が負であると、上記仮定は誤りであった
としてp2＝０とし、2-2（2q1＋2-2）を元に戻し、部分
剰余R2＝R1とする。
と、（２）式を用いて R2＝R0−（q1＋q2）２ ＝R1＋q1 2−（q1＋q2）２ ＝R1＋q1 2−（q1 2＋2q1q2＋q2 2） ＝R1−2q1q2−q2 2 ＝R1−q2（2q1＋q2） ……（４） ここで、R1−q2（2q1＋q2） ……（５） に対して、q2＝p22-2を代入し、p2＝１と仮定して計算
し、この値が正であれば、上記仮定は正かったものとし
て、そのままの値を部分剰余R2＝R1−2-2（2q1＋2-2）
として、この値が負であると、上記仮定は誤りであった
としてp2＝０とし、2-2（2q1＋2-2）を元に戻し、部分
剰余R2＝R1とする。
同様にして、R3＝R2−q3｛２（q1＋q2）＋q3）｝ ……
（６） ここで、R2−q3｛２（q1＋q2）＋q3）｝……（７）
に対して、q3＝p32-3を代入し、p3＝１と仮定して計算
し、この値が正であれば、上記仮定は正かったものとし
て、そのままの値を部分剰余R3＝R2−2-3｛２（q1＋
q2）＋2-3｝として、この値が負であると、上記仮定は
誤りであったとしてp3＝０とし、2-3｛２（q1＋q2）＋2
-3｝を元に戻し、部分剰余R3＝R2とする。
（６） ここで、R2−q3｛２（q1＋q2）＋q3）｝……（７）
に対して、q3＝p32-3を代入し、p3＝１と仮定して計算
し、この値が正であれば、上記仮定は正かったものとし
て、そのままの値を部分剰余R3＝R2−2-3｛２（q1＋
q2）＋2-3｝として、この値が負であると、上記仮定は
誤りであったとしてp3＝０とし、2-3｛２（q1＋q2）＋2
-3｝を元に戻し、部分剰余R3＝R2とする。
以下同様にして、上記（１）〜（７）から、一般に、 但し、qk＝pk2-k ここで、 に対して、qk＝pk2-k ……（10） を代入して、pk＝１と仮定して計算し、この値が正であ
れば、上記仮定は正しかたものとして、そのままの値を
部分剰余 として、この値が負であると、上記仮定は誤りであった
としてpk＝０とし、 を元に戻し、部分剰余Rk＝Rk-1とする。
れば、上記仮定は正しかたものとして、そのままの値を
部分剰余 として、この値が負であると、上記仮定は誤りであった
としてpk＝０とし、 を元に戻し、部分剰余Rk＝Rk-1とする。
このようにして、（８），（９），（10）で示した演算
をｎ回繰り返すことにより、 上記（11）式と、前述の（１）式とを比較することによ
り、 となり、数Ｘの平方根Qnを決定することができる。
をｎ回繰り返すことにより、 上記（11）式と、前述の（１）式とを比較することによ
り、 となり、数Ｘの平方根Qnを決定することができる。
つまり、平方根を求める演算が正しかったかどうかを判
定する式（９）の処理をｎ回計算し、各段階で判定され
たPkの列を求めれば、数Ｘの平方根が求まることとな
る。
定する式（９）の処理をｎ回計算し、各段階で判定され
たPkの列を求めれば、数Ｘの平方根が求まることとな
る。
然し、上記判定式（９）式を計算する回路は、各演算回
路毎に値が替わるqk＝pk2-kをを代入する回路が必要と
なり、現実的ではない。
路毎に値が替わるqk＝pk2-kをを代入する回路が必要と
なり、現実的ではない。
そこで、本発明では、上記（９）式を22k倍する。即
ち、上記判定式として、 を求めると、（13）式は、各演算回数毎に“1"を加算す
る回路となる。
ち、上記判定式として、 を求めると、（13）式は、各演算回数毎に“1"を加算す
る回路となる。
ここで、 とすると、前述の（10）式より、qi＝pk2-iであるの
で、 Ak-1＝2k-1p12-1＋2k-1p22-2＋……＋2pk-2＋pk-1＝2k
-2p1＋2k-3p2＋……＋2pk-2＋pk-1 ……（15） となり、piを毎回２倍しながら加算したものであること
が分かる。
で、 Ak-1＝2k-1p12-1＋2k-1p22-2＋……＋2pk-2＋pk-1＝2k
-2p1＋2k-3p2＋……＋2pk-2＋pk-1 ……（15） となり、piを毎回２倍しながら加算したものであること
が分かる。
つまり、 Ak-1＝2k-2p1＋2k-3p2＋……＋2pk-2＋pk-1 ＝２（2k-3p1＋2k-4p2＋……＋pk-2）＋pk-1 ＝2Ak-2＋pk-1 ……（16） となる。
即ち、Ak-1を求める回路は、単に、１ビットの左シフト
回路に、pk-1を加算する回路で実現される。
回路に、pk-1を加算する回路で実現される。
ここで、上記（13）式で示した判定式 に、上記（14）式を代入すると、該ｋ回目の判定式は、 22kRk-1−｛4Ak-1＋１｝ ……（17） となる。
ここで、Rck＝22(k+1)Rk ……（18） とおくと、 Rck＝2222kRk＝４・22kRk ……（19） 上記（19）式に、（８）式を代入すると、 （10）式qk＝pk2-kを代入すると、 ここで、 を判定式とし、pk＝１と仮定して計算し、この値が正で
あれば、上記仮定は正しかったものとして、その侭の値
を部分剰余 となる。上記（19）式Rck＝22(k+1)Rkより、 Rck-1＝22kRk-1 が得られるので、上記部分剰余は、 が得られる。ここで、前述の（14）式を代入すると、該
部分剰余は、 Rck＝４｛Rck-1−（4A＋１）｝ となり、上記の判定式の値が負であると、上記仮定は誤
りであったとして、Pk＝０とし、 を元に戻し、部分剰余Rck＝4Rck-1とする。即ち、部分
剰余Rckは、 となる。
あれば、上記仮定は正しかったものとして、その侭の値
を部分剰余 となる。上記（19）式Rck＝22(k+1)Rkより、 Rck-1＝22kRk-1 が得られるので、上記部分剰余は、 が得られる。ここで、前述の（14）式を代入すると、該
部分剰余は、 Rck＝４｛Rck-1−（4A＋１）｝ となり、上記の判定式の値が負であると、上記仮定は誤
りであったとして、Pk＝０とし、 を元に戻し、部分剰余Rck＝4Rck-1とする。即ち、部分
剰余Rckは、 となる。
よって、上記判定式の内、 22kRk-1−｛4Ak-1＋１｝ ＝Rck-1−｛4Ak-1＋１｝＝Ｃ ……（21） とおき、該（21）式の計算結果であるＣが正であると、
上記（12）式のPi＝１として、数Ｘの部分平方根を求
め、この値Ｃを４倍（回路上では、２ビット左シフトで
実現される）したものを次の部分剰余Rckとし、上記Ｃ
が負であると、上記Pi＝０として、数Ｘの部分平方根を
求め、該部分剰余Rck＝4Rck-1とする。
上記（12）式のPi＝１として、数Ｘの部分平方根を求
め、この値Ｃを４倍（回路上では、２ビット左シフトで
実現される）したものを次の部分剰余Rckとし、上記Ｃ
が負であると、上記Pi＝０として、数Ｘの部分平方根を
求め、該部分剰余Rck＝4Rck-1とする。
つまり、 Ｃ≧０であると、pk＝1,Ak＝2Ak-1＋pk,RCk＝4c Ｃ＜０であると、pk＝0,Ak＝2Ak-1＋pk,RCk＝4Rck-1と
なる。
なる。
上記の（21）式は、引き離し法による除算の演算式であ
る、 R1＝ｒ・R0＋ｍ・Ｄ 但し、Ｄ＝除数 ｒ＝基数 ｍ＝除倍数（部分予測商） と類似しており、該引き離し法による除算回路を用いて
平方根演算ができることが分かる。
る、 R1＝ｒ・R0＋ｍ・Ｄ 但し、Ｄ＝除数 ｒ＝基数 ｍ＝除倍数（部分予測商） と類似しており、該引き離し法による除算回路を用いて
平方根演算ができることが分かる。
上記（21）式において、Ｃ＝Rn、Rck-1＝Rn-1、Ak-1＝A
n-1とおけば、〔産業上の利用分野〕で示した、基数２
のオペランドか開平法によって平方根を求める演算式と
して挙げている Rn＝Rn-1−（４＊An-1＋１） と一致し、且つ、上記（20）式で示し判定条件から、該
Rn＜０であれば“0"を、それ以外であれば、“1"を部分
解Piとし、且つRn＜０の場合には、Rn-1を、それ以外の
場合はRnを２ビット左シフトしたものを部分剰余とし、
上記部分解を、前サイクル迄の中間結果An-1を１ビット
左シフトした結果に加えることを繰り返して平方根を求
める記述と一致する。
n-1とおけば、〔産業上の利用分野〕で示した、基数２
のオペランドか開平法によって平方根を求める演算式と
して挙げている Rn＝Rn-1−（４＊An-1＋１） と一致し、且つ、上記（20）式で示し判定条件から、該
Rn＜０であれば“0"を、それ以外であれば、“1"を部分
解Piとし、且つRn＜０の場合には、Rn-1を、それ以外の
場合はRnを２ビット左シフトしたものを部分剰余とし、
上記部分解を、前サイクル迄の中間結果An-1を１ビット
左シフトした結果に加えることを繰り返して平方根を求
める記述と一致する。
第４図の（ａ）は該除算回路の構成例を示したものであ
り、（ｂ）は該除算回路を用いて、上記（22）式に基づ
いて平方根演算回路を構成した例を示したものである。
り、（ｂ）は該除算回路を用いて、上記（22）式に基づ
いて平方根演算回路を構成した例を示したものである。
上記平方根演算方式の導出結果，及び構成例について
は、例えば、文献「“除算演算と平方根演算の為の共用
ハードウェア",ジョージS.テイラー著，米国電気電子工
学協会,1981,（“COMPATIBLE HARDWARE FOR DIVISION A
ND SQUARE ROOT"George S.Taylor,IEEE,1981」に示され
ているが、上記除算回路の動作については、前述の特開
昭60-160438号公報に開示されているので、ここでの説
明は省略する。又、第４図（ｂ）の平方根演算回路の動
作については、上記文献にも示されているが、その概略
を説明すると、以下のとおりとなる。即ち、先ず、被開
平数レジスタ（SQR）６に、オペランドが置数される
と、平方根演算が開始される。
は、例えば、文献「“除算演算と平方根演算の為の共用
ハードウェア",ジョージS.テイラー著，米国電気電子工
学協会,1981,（“COMPATIBLE HARDWARE FOR DIVISION A
ND SQUARE ROOT"George S.Taylor,IEEE,1981」に示され
ているが、上記除算回路の動作については、前述の特開
昭60-160438号公報に開示されているので、ここでの説
明は省略する。又、第４図（ｂ）の平方根演算回路の動
作については、上記文献にも示されているが、その概略
を説明すると、以下のとおりとなる。即ち、先ず、被開
平数レジスタ（SQR）６に、オペランドが置数される
と、平方根演算が開始される。
除数レジスタ（DSR）１と、演算結果レジスタ（FQR）に
は、上記平方根演算を行う場合、数Ｘの平方根である、
前述の（14）式で示した が、１演算サイクル毎に左シフトされて置数されてい
く。
は、上記平方根演算を行う場合、数Ｘの平方根である、
前述の（14）式で示した が、１演算サイクル毎に左シフトされて置数されてい
く。
除倍数回路２では、上記Ak-1＊４が演算され、部分剰余
レジスタ（NMR）５に置数される部分剰余Rckとの間で、
前述の（21）式で示した RCk-1−｛4Ak-1＋１｝＝Ｃ が加算器（ADDER）４で演算され、該演算結果Ｃは、前
述のように２ビット左シフト、即ち、４倍されて、上記
部分剰余レジスタ（NMR）４に入力され、次の演算サイ
クルの部分剰余として使用される。
レジスタ（NMR）５に置数される部分剰余Rckとの間で、
前述の（21）式で示した RCk-1−｛4Ak-1＋１｝＝Ｃ が加算器（ADDER）４で演算され、該演算結果Ｃは、前
述のように２ビット左シフト、即ち、４倍されて、上記
部分剰余レジスタ（NMR）４に入力され、次の演算サイ
クルの部分剰余として使用される。
上記加算器（ADDER）４のキャリー（Carry）は、上記の
演算でのオーバフローを示しており、前述のPiそのもの
を示していることになる。即ち、該キャリー（Carry）
が“1"であると、上記Ｃが正であったことを示すので、
該キャリー（Carry）を、上記除数レジスタ（DSR）１
と、演算結果レジスタ（FQR）の最下位ビットに置数
し、１ビット左シフトすることで、上記 で示した平方根が生成されることになる。
演算でのオーバフローを示しており、前述のPiそのもの
を示していることになる。即ち、該キャリー（Carry）
が“1"であると、上記Ｃが正であったことを示すので、
該キャリー（Carry）を、上記除数レジスタ（DSR）１
と、演算結果レジスタ（FQR）の最下位ビットに置数
し、１ビット左シフトすることで、上記 で示した平方根が生成されることになる。
又、部分剰余レジスタ（NMR）４の入力側に示されてい
るセレクト回路は、上記Piが“1"（正）か“0"（負）に
よって、前述の Rck＝4C（演算結果Ｃを４倍したもの） ……Pi＝１ Rck＝4Rck-1（前回の部分剰余を４倍したもの） ……Pi
＝０ なる切り替えを行う回路である。
るセレクト回路は、上記Piが“1"（正）か“0"（負）に
よって、前述の Rck＝4C（演算結果Ｃを４倍したもの） ……Pi＝１ Rck＝4Rck-1（前回の部分剰余を４倍したもの） ……Pi
＝０ なる切り替えを行う回路である。
尚、本平方根演算回路においては、上記平方根の小数点
位置（前述のように、平方根は１演算毎に左シフトされ
るので、最下位にある）と、オペランドの小数点位置
（最上位にある）とが異なるので、その位置を合わせる
必要があるが、その為には、部分剰余レジスタ（NMR）
５と、除倍数回路（×４）２と、上記加算器（ADDER）
４は、２倍長とする必要がある。
位置（前述のように、平方根は１演算毎に左シフトされ
るので、最下位にある）と、オペランドの小数点位置
（最上位にある）とが異なるので、その位置を合わせる
必要があるが、その為には、部分剰余レジスタ（NMR）
５と、除倍数回路（×４）２と、上記加算器（ADDER）
４は、２倍長とする必要がある。
然しながら、実際の演算においては、上記除倍数回路
（×４）２の下位半分は全“0"であるので、上記加算器
（ADDER）４の下位半分は不要となる。従って、図示さ
れているように、被開平数レジスタ（SQR）６と、部分
剰余レジスタ（NMR）５とを直列に接続して２倍長の部
分剰余レジスタを構成し、オペランドを、その下半分の
被開平数レジスタ（SQR）６にのみ置数して、１演算毎
に、２ビット左シフトすることで、等価的に２倍長の部
分剰余レジスタとして動作させることができる。
（×４）２の下位半分は全“0"であるので、上記加算器
（ADDER）４の下位半分は不要となる。従って、図示さ
れているように、被開平数レジスタ（SQR）６と、部分
剰余レジスタ（NMR）５とを直列に接続して２倍長の部
分剰余レジスタを構成し、オペランドを、その下半分の
被開平数レジスタ（SQR）６にのみ置数して、１演算毎
に、２ビット左シフトすることで、等価的に２倍長の部
分剰余レジスタとして動作させることができる。
上記のように動作するので、第４図（ａ）に示した除算
回路に若干の回路を付加するのみで、平方根演算を行う
ことができる平方根演算回路を構築することができる。
本図からも明らかな如く、この除算方式においては、除
倍数×除数（mD）を置数する為の減数レジスタ（SR）を
持っていない為、除算での１演算サイクルに必要な時間
が長くなると云う問題がある。
回路に若干の回路を付加するのみで、平方根演算を行う
ことができる平方根演算回路を構築することができる。
本図からも明らかな如く、この除算方式においては、除
倍数×除数（mD）を置数する為の減数レジスタ（SR）を
持っていない為、除算での１演算サイクルに必要な時間
が長くなると云う問題がある。
そこで、本願出願者は、除数（Ｄ）は最初に一度除数レ
ジスタ（DSR）に置数すると、該除算の演算が終了する
迄変化することがないことに着目して、除倍数×除数
（mD）を置数する為の減数レジスタ（SR1,2,3）を設け
て、１演算サイクルタイムを短くして高速の除算を行う
ことができる高基数非回復型除算装置を、前述の特開昭
60-160438号公報に開示している。
ジスタ（DSR）に置数すると、該除算の演算が終了する
迄変化することがないことに着目して、除倍数×除数
（mD）を置数する為の減数レジスタ（SR1,2,3）を設け
て、１演算サイクルタイムを短くして高速の除算を行う
ことができる高基数非回復型除算装置を、前述の特開昭
60-160438号公報に開示している。
この方式においては、上記除倍数×除数（mD）の全ての
ケースを予め計算して、減数レジスタ（SR1〜３）に置
数できるようにしておき、各演算サイクルにおいて出力
される部分商予測値ｍによって、その一つを選択し、該
減数レジスタ（SR1〜３）に置数することで、１演算サ
イクルタイムを短くして、且つ該１演算サイクルタイム
で１桁の除算結果を得るものである。
ケースを予め計算して、減数レジスタ（SR1〜３）に置
数できるようにしておき、各演算サイクルにおいて出力
される部分商予測値ｍによって、その一つを選択し、該
減数レジスタ（SR1〜３）に置数することで、１演算サ
イクルタイムを短くして、且つ該１演算サイクルタイム
で１桁の除算結果を得るものである。
然しながら、この高基数非回復型除算装置を用いて、上
記開平法による平方根演算を行う場合には、該除算装置
の加算回路のキャリとして得られる１桁の部分解を、当
該除算回路の除数レジスタ（DSR）の最下位ビットに帰
還して更新する必要がある為、前述の、基数２のオペラ
ンドから開平法によって平方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り（Rc）， An-1:前サイクル迄の中間結果（ａ） を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
演算を行おうとすると、「４＊An-1」を減数レジスタ
（SR1〜３）に置数するサイクルと、該置数された「４
＊An-1」を用いて前サイクルの部分剰余「Rn-1」から減
算するサイクルの２サイクルを必要とし、当該高速化さ
れた高基数非回復型除算装置を用いて平方根演算を行う
場合には高速化できないと云う問題があった。
記開平法による平方根演算を行う場合には、該除算装置
の加算回路のキャリとして得られる１桁の部分解を、当
該除算回路の除数レジスタ（DSR）の最下位ビットに帰
還して更新する必要がある為、前述の、基数２のオペラ
ンドから開平法によって平方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り（Rc）， An-1:前サイクル迄の中間結果（ａ） を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
演算を行おうとすると、「４＊An-1」を減数レジスタ
（SR1〜３）に置数するサイクルと、該置数された「４
＊An-1」を用いて前サイクルの部分剰余「Rn-1」から減
算するサイクルの２サイクルを必要とし、当該高速化さ
れた高基数非回復型除算装置を用いて平方根演算を行う
場合には高速化できないと云う問題があった。
本発明は上記従来の欠点に鑑み、除倍数×除数（mD）の
結果を、そのサイクルで得られる部分商予測値ｍに基づ
いて選択し、減数レジスタ（SR1〜３）に置数する方式
の高基数非回復型除算装置を用いて、基数２のオペラン
ドから開平法によって平方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り（Rc） An-1:前サイクル迄の中間結果（ａ） の演算を１演算サイクルで行うことで、１桁の平方根
（部分解）を１演算サイクルで得る平方根演算処理方式
を提供することを目的とするものである。
結果を、そのサイクルで得られる部分商予測値ｍに基づ
いて選択し、減数レジスタ（SR1〜３）に置数する方式
の高基数非回復型除算装置を用いて、基数２のオペラン
ドから開平法によって平方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り（Rc） An-1:前サイクル迄の中間結果（ａ） の演算を１演算サイクルで行うことで、１桁の平方根
（部分解）を１演算サイクルで得る平方根演算処理方式
を提供することを目的とするものである。
第１図は本発明の平方根演算処理方式の原理図である。
上記の問題点は、下記の如くに構成された平方根演算処
理方式によって解決される。
理方式によって解決される。
基数２のオペランドから開平法によって平方根を求める
演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
のに、 少なくとも、除数レジスタ１と，除倍数回路２と，該除
倍数×除数の結果を保持する減数レジスタ３とを備えた
高基数非回復型除算装置に、オペランドを置数する被開
平数レジスタ（SQR）６と、 上記置数されたオペランドを１演算サイクル毎に２ビッ
ト左シフトして、上記高基数非回復型除算装置の部分剰
余レジスタ（PR）５に伝達する手段と、 上記演算サイクル毎に、上記除数レジスタ（DSR）１を
１ビット左シフトして帰還する手段と、 該部分剰余レジスタ（PR）５の値から上記除数レジスタ
（DSR）１の値を１ビット左シフトして４倍したものを
減算したときに、加算器（ADD）４から得られるキャリ
信号（CARRY）を、上記除数レジスタ（DSR）１の最下位
ビットに帰還して、平方根の部分解を得る手段と、 上記演算サイクル毎に、部分剰余レジスタ（PR）５を２
ビット左シフトしたもの（Rn-1）と、上記減算処理によ
って得られる部分剰余（Rn）との何れかを、上記キャリ
信号（CARRY）の値によって選択して、上記部分剰余レ
ジスタ５に置数し、当該演算サイクルでの部分剰余とす
る手段とを設けて、 当該高基数非回復型除算装置を用いて平方根演算処理を
行う方式において、 上記オペランドの上位２ビットを置数した部分剰余レジ
スタ（PR）５から減算すべき前サイクルの部分中間結果
（An-1）の を生成するのに、 １サイクル前の中間結果（An-1）（DSR）１を１ビット
左シフトして‘×4'を行う第１の手段と、 今回の演算サイクルで得られた部分解（キャリ）を１ビ
ット左シフトして‘×4'を行うと同時に、該部分解（キ
ャリ）を、上記除数レジスタ（DSR）１の最下位ビット
に置数する第２の手段と、 上記第１の手段と第２の手段の結果を上記減数レジスタ
（SR3）３で合成する第３の手段と、 上記演算結果であるキャリ信号（CARRY）の値に応じ
て、上記部分剰余レジスタ（PR）５の前サイクルの結果
（Rn-1）を選択するか、今回の演算によって得られた部
分剰余（Rn）を選択する切り替え手段とを設けて、 上記基数２のオペランドから開平法によって平方根を求
める演算式、 Rn＝Rn-1−（４＊An-1＋１） を処理するように構成する。
演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
のに、 少なくとも、除数レジスタ１と，除倍数回路２と，該除
倍数×除数の結果を保持する減数レジスタ３とを備えた
高基数非回復型除算装置に、オペランドを置数する被開
平数レジスタ（SQR）６と、 上記置数されたオペランドを１演算サイクル毎に２ビッ
ト左シフトして、上記高基数非回復型除算装置の部分剰
余レジスタ（PR）５に伝達する手段と、 上記演算サイクル毎に、上記除数レジスタ（DSR）１を
１ビット左シフトして帰還する手段と、 該部分剰余レジスタ（PR）５の値から上記除数レジスタ
（DSR）１の値を１ビット左シフトして４倍したものを
減算したときに、加算器（ADD）４から得られるキャリ
信号（CARRY）を、上記除数レジスタ（DSR）１の最下位
ビットに帰還して、平方根の部分解を得る手段と、 上記演算サイクル毎に、部分剰余レジスタ（PR）５を２
ビット左シフトしたもの（Rn-1）と、上記減算処理によ
って得られる部分剰余（Rn）との何れかを、上記キャリ
信号（CARRY）の値によって選択して、上記部分剰余レ
ジスタ５に置数し、当該演算サイクルでの部分剰余とす
る手段とを設けて、 当該高基数非回復型除算装置を用いて平方根演算処理を
行う方式において、 上記オペランドの上位２ビットを置数した部分剰余レジ
スタ（PR）５から減算すべき前サイクルの部分中間結果
（An-1）の を生成するのに、 １サイクル前の中間結果（An-1）（DSR）１を１ビット
左シフトして‘×4'を行う第１の手段と、 今回の演算サイクルで得られた部分解（キャリ）を１ビ
ット左シフトして‘×4'を行うと同時に、該部分解（キ
ャリ）を、上記除数レジスタ（DSR）１の最下位ビット
に置数する第２の手段と、 上記第１の手段と第２の手段の結果を上記減数レジスタ
（SR3）３で合成する第３の手段と、 上記演算結果であるキャリ信号（CARRY）の値に応じ
て、上記部分剰余レジスタ（PR）５の前サイクルの結果
（Rn-1）を選択するか、今回の演算によって得られた部
分剰余（Rn）を選択する切り替え手段とを設けて、 上記基数２のオペランドから開平法によって平方根を求
める演算式、 Rn＝Rn-1−（４＊An-1＋１） を処理するように構成する。
即ち、本発明によれば、基数２のオペランドから開平法
によって平方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
方式である。
によって平方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
方式である。
上記の演算式における減算を補数を用いた加算に書き替
えると、 となる。
えると、 となる。
この加算を行うのに必要な を求める場合、従来方式においては、除数レジスタを１
ビット左シフトすると同時に、該平方根演算で求めた部
分解であるキャリ信号（CARRY）を、１ビット左シフト
した上記除数レジスタ（DSR）の最下位ビットに帰還し
て更新し、該更新した除数レジスタ（DSR）の１の補数
をとったものを４倍して、減数レジスタ（SR3）にセッ
トする処理となる為、１桁の部分解を得るのに２演算サ
イクルを必要としている。
ビット左シフトすると同時に、該平方根演算で求めた部
分解であるキャリ信号（CARRY）を、１ビット左シフト
した上記除数レジスタ（DSR）の最下位ビットに帰還し
て更新し、該更新した除数レジスタ（DSR）の１の補数
をとったものを４倍して、減数レジスタ（SR3）にセッ
トする処理となる為、１桁の部分解を得るのに２演算サ
イクルを必要としている。
そこで、本発明においては、減数レジスタ（SR3）にセ
ットする値を上記更新した除数レジスタ（DSR）からで
はなく、更新前、即ち、前サイクルの除数レジスタ（DS
R）の値を１ビット左シフト（即ち、２倍）したものの
４倍したもの（従って、８倍したもの）の１の補数をと
ったものと、当該演算サイクルで得られた部分解｛キャ
リ信号（CARRY）｝を８倍、即ち、３ビット左シフトし
たものの１の補数をとったものとを、該減数レジスタに
セットするようにする。
ットする値を上記更新した除数レジスタ（DSR）からで
はなく、更新前、即ち、前サイクルの除数レジスタ（DS
R）の値を１ビット左シフト（即ち、２倍）したものの
４倍したもの（従って、８倍したもの）の１の補数をと
ったものと、当該演算サイクルで得られた部分解｛キャ
リ信号（CARRY）｝を８倍、即ち、３ビット左シフトし
たものの１の補数をとったものとを、該減数レジスタに
セットするようにする。
第３図は本発明による の演算方式を説明する図であって、（ａ）は除数レジス
タ（DSR）にキャリ信号（CARRY）を帰還した後におい
て、１の補数をとる場合を示しており、（ｂ）は上記の
本発明による の処理方式（即ち、１演算サイクルで求める方式）を示
しており、両者とも同じ結果が得られることが分かる。
タ（DSR）にキャリ信号（CARRY）を帰還した後におい
て、１の補数をとる場合を示しており、（ｂ）は上記の
本発明による の処理方式（即ち、１演算サイクルで求める方式）を示
しており、両者とも同じ結果が得られることが分かる。
従って、本発明においては、減数レジスタを備えた引き
離し法による除算装置を用いて平方根演算を行う際に必
要な、 Rn＝Rn-1−（４＊An-1＋１） なる演算を１演算サイクルで実行でき、最小限のハード
ウェアを付加するだけで、高速の平方根演算処理方式が
実現できる効果がある。
離し法による除算装置を用いて平方根演算を行う際に必
要な、 Rn＝Rn-1−（４＊An-1＋１） なる演算を１演算サイクルで実行でき、最小限のハード
ウェアを付加するだけで、高速の平方根演算処理方式が
実現できる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の平方根演算処理方式の原理図で
あり、第２図は本発明の一実施例を模式的に示した図で
あって、第１図，第２図における被開平レジスタ（SQ
R）6,除数レジスタ（DSR）１を１ビット左シフト（1 bi
t-LEFT-SHIFT）する手段，部分剰余レジスタ（PR）５
を２ビット左シフト（2 bit-LEFT-SHIFT）する手段，
加算器（ADD）４からのキャリ信号（CARRY）と、前サイ
クルの除数レジスタ（DSR）とを用いて、 を減数レジスタ（SR3）３で合成する手段，及び該キ
ャリ信号（CARRY）の値によって、部分剰余レジスタ（P
R）５にセットする部分剰余を選択する手段が本発明
を実施するのに必要な手段である。尚、全図を通して、
同じ符号は同じ対象物を示している。
あり、第２図は本発明の一実施例を模式的に示した図で
あって、第１図，第２図における被開平レジスタ（SQ
R）6,除数レジスタ（DSR）１を１ビット左シフト（1 bi
t-LEFT-SHIFT）する手段，部分剰余レジスタ（PR）５
を２ビット左シフト（2 bit-LEFT-SHIFT）する手段，
加算器（ADD）４からのキャリ信号（CARRY）と、前サイ
クルの除数レジスタ（DSR）とを用いて、 を減数レジスタ（SR3）３で合成する手段，及び該キ
ャリ信号（CARRY）の値によって、部分剰余レジスタ（P
R）５にセットする部分剰余を選択する手段が本発明
を実施するのに必要な手段である。尚、全図を通して、
同じ符号は同じ対象物を示している。
以下、第１図〜第３図を用いて、本発明による平方根演
算処理方式を説明する。
算処理方式を説明する。
本発明を実施しても、引き離し法による除算装置を用い
て平方根を求める基本的な動作は従来方式と特に変わる
ことはないので省略し、ここでは、前述の基数２の開平
演算式、 で必要となる を１演算サイクルで求める処理を中心にして、第２図を
用いて説明する。
て平方根を求める基本的な動作は従来方式と特に変わる
ことはないので省略し、ここでは、前述の基数２の開平
演算式、 で必要となる を１演算サイクルで求める処理を中心にして、第２図を
用いて説明する。
先ず、第２図に示した＃０サイクルにおいて、オペラン
ドが被開平レジスタ（SQR）６にセットされると共に、
除数レジスタ（DSR）1,減数レジスタ（SR1〜３）3,部分
剰余レジスタ（PR）５が、それぞれクリア（‘0'セッ
ト）される。
ドが被開平レジスタ（SQR）６にセットされると共に、
除数レジスタ（DSR）1,減数レジスタ（SR1〜３）3,部分
剰余レジスタ（PR）５が、それぞれクリア（‘0'セッ
ト）される。
続いて、同じサイクルにおいて、被開平レジスタ（SQ
R）６の上位２ビットが最初の平方根を求めるのに、部
分剰余レジスタ（PR）５の最下位２ビットに伝達され
ると共に、該被開平レジスタ（SQR）６の最下位２ビッ
トに‘00'が挿入される。
R）６の上位２ビットが最初の平方根を求めるのに、部
分剰余レジスタ（PR）５の最下位２ビットに伝達され
ると共に、該被開平レジスタ（SQR）６の最下位２ビッ
トに‘00'が挿入される。
又、除数レジスタ（DSR）１の１の補数をとったものを
３ビットシフト、即ち、上記開平演算式に必要な を求める為の４倍と、１演算処理が行われる毎に、得ら
れた平方根（キャリ）が該除数レジスタ（DSR）１の最
下位１ビットに置数する為に、該除数レジスタ（DSR）
１を１ビット左シフト、即ち、２倍との合計８倍する必
要がある為に、３ビット左シフト（これを、本図におい
ては、 で示している）して減数レジスタ（SR3）３にセットす
る。
３ビットシフト、即ち、上記開平演算式に必要な を求める為の４倍と、１演算処理が行われる毎に、得ら
れた平方根（キャリ）が該除数レジスタ（DSR）１の最
下位１ビットに置数する為に、該除数レジスタ（DSR）
１を１ビット左シフト、即ち、２倍との合計８倍する必
要がある為に、３ビット左シフト（これを、本図におい
ては、 で示している）して減数レジスタ（SR3）３にセットす
る。
以下、１演算サイクルでの動作を詳細に説明する。
（１）上記式の を行う為に、減数レジスタ（SR3）３と、部分剰余レジ
スタ（PR）５が加算器（ADD）４において加算される。
スタ（PR）５が加算器（ADD）４において加算される。
（２）除数レジスタ（DSR）１は左に１ビットシフト
され、その最下位ビットに上記の加算結果のキャリ（CA
RRY）がシフトイン（CARRY SHIFT-IN C）される。
され、その最下位ビットに上記の加算結果のキャリ（CA
RRY）がシフトイン（CARRY SHIFT-IN C）される。
ここでは、前述のように、補数の加算によって減算を行
っているので、該減数の結果が正の場合には、キャリ
（CARRY）が‘1'となるため、該キャリ（CARRY）の値が
その儘部分解となる。
っているので、該減数の結果が正の場合には、キャリ
（CARRY）が‘1'となるため、該キャリ（CARRY）の値が
その儘部分解となる。
従って、減数レジスタ（SR3）３にセットする場合に
は、その１の補数をとった‘’を入力する 必要がある。
は、その１の補数をとった‘’を入力する 必要がある。
（３）減数レジスタ（SR3）３には、前サイクルの除数
レジスタ（DSR）１の１の補数を左に３ビットシフトし
たもの をセットし、最下位から３ビット目に、上記キャリの１
の補数‘’をセットし、下位２ビットには、‘00'の
１の補数である‘11'をセット（SHIFT-IN）する。｛第
３図（ｂ）参照｝ ここで、除数レジスタ（DSR）１の１の補数を３ビット
シフトするのは、前述のように、現サイクルにおける１
ビットシフトと、その結果を更に、４倍するための２ビ
ットシフトを合わせたものである。
レジスタ（DSR）１の１の補数を左に３ビットシフトし
たもの をセットし、最下位から３ビット目に、上記キャリの１
の補数‘’をセットし、下位２ビットには、‘00'の
１の補数である‘11'をセット（SHIFT-IN）する。｛第
３図（ｂ）参照｝ ここで、除数レジスタ（DSR）１の１の補数を３ビット
シフトするのは、前述のように、現サイクルにおける１
ビットシフトと、その結果を更に、４倍するための２ビ
ットシフトを合わせたものである。
（４）部分剰余レジスタ（PR）５は演算結果であるキャ
リ（CARRY）の値によって、次の２通りのセットが行わ
れる。
リ（CARRY）の値によって、次の２通りのセットが行わ
れる。
該キャリ（CARRY）が‘1'であれば、加算器（ADD）４の
結果が２ビット左シフトされ（＃２サイクル参照）、
該シフト後の下位２ビットに、被開平数レジスタ（SQ
R）６の上位２ビットがシフトインされる。
結果が２ビット左シフトされ（＃２サイクル参照）、
該シフト後の下位２ビットに、被開平数レジスタ（SQ
R）６の上位２ビットがシフトインされる。
該キャリ（CARRY）が‘0'であれば、前サイクルの部分
剰余レジスタ（PR）５が２ビット左シフトされて、該
シフト後の下位２ビットに、被開平数レジスタ（SQR）
６の上位２ビットがシフトインされる。
剰余レジスタ（PR）５が２ビット左シフトされて、該
シフト後の下位２ビットに、被開平数レジスタ（SQR）
６の上位２ビットがシフトインされる。
以下、同じ動作が＃１〜の各サイクル毎に、除数レジス
タ（DSR）１に、上記加算器（ADD）４のキャリ（CARR
Y）信号がシフトイン（CARRY SHIFT-IN Cで示す）され
て保持されていく中間結果が必要な桁数になる迄繰り返
される。
タ（DSR）１に、上記加算器（ADD）４のキャリ（CARR
Y）信号がシフトイン（CARRY SHIFT-IN Cで示す）され
て保持されていく中間結果が必要な桁数になる迄繰り返
される。
このように、本発明による平方根演算処理方式を用いれ
ば、減数レジスタ（SR1〜３）３を備えた高速度の除算
装置を共用した開平演算回路で、１サイクル毎に１ビッ
トの部分解を求めることができる。
ば、減数レジスタ（SR1〜３）３を備えた高速度の除算
装置を共用した開平演算回路で、１サイクル毎に１ビッ
トの部分解を求めることができる。
このように、本発明は、引き離し法による、例えば、高
基数非回復型除算装置での除算方式と、平方根の演算方
式とが類似していることに着目し、該除算回路に最小限
のハードウェアを付加して、平方根演算を行う方式にお
いて、該除算回路が除倍数×除数（mD）を減数レジスタ
（SR1〜３）に置数する形式の場合、除数レジスタ（DS
R）に開平結果である加算器（ADD）のキャリ信号（CARR
Y）を帰還した後、該減数レジスタ（SR1〜３）への置数
処理が通常２演算サイクル必要となる処理を、１演算サ
イクルでできるように、前サイクルでの除数レジスタ
（DSR）の１の補数をとって、３ビット左シフトしたも
のと、該演算結果であるキャリ信号（CARRY）の１の補
数をとって３ビット左シフトしたものとを減数レジスタ
（SR3）で合成すると共に、次の演算の為に該キャリ信
号（CARRY）を除数レジスタ（DSR）の最下位ビットに帰
還するようにした所に特徴がある。
基数非回復型除算装置での除算方式と、平方根の演算方
式とが類似していることに着目し、該除算回路に最小限
のハードウェアを付加して、平方根演算を行う方式にお
いて、該除算回路が除倍数×除数（mD）を減数レジスタ
（SR1〜３）に置数する形式の場合、除数レジスタ（DS
R）に開平結果である加算器（ADD）のキャリ信号（CARR
Y）を帰還した後、該減数レジスタ（SR1〜３）への置数
処理が通常２演算サイクル必要となる処理を、１演算サ
イクルでできるように、前サイクルでの除数レジスタ
（DSR）の１の補数をとって、３ビット左シフトしたも
のと、該演算結果であるキャリ信号（CARRY）の１の補
数をとって３ビット左シフトしたものとを減数レジスタ
（SR3）で合成すると共に、次の演算の為に該キャリ信
号（CARRY）を除数レジスタ（DSR）の最下位ビットに帰
還するようにした所に特徴がある。
以上、詳細に説明したように、本発明の平方根演算処理
方式は、基数２のオペランドから開平法によって平方根
を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
方式において、 上記減算を補数を用いた加算に書き替えると、 となることから、この加算を行うのに必要な、 を求めるのに、減数レジスタ（SR3）にセットする値
を、演算結果によって更新した除数レジスタ（DSR）か
らではなく、更新前、即ち、前サイクルの除数レジスタ
（DSR）の値を１ビット左シフト（即ち、２倍）したも
のの４倍したものの１の補数をとったものと、当該演算
サイクルで得られた部分解｛キャリ信号（CARRY）｝を
８倍、即ち、３ビット左シフトしたものの１の補数をと
ったものとを、該減数レジスタにセットするようにした
ものであるので、減数レジスタを備えた引き離し法によ
る除算装置を用いて平方根演算を行う際に必要な、 Rn＝Rn-1−（４＊An-1＋１） なる演算を１演算サイクルで実行でき、最小限のハード
ウェアを付加するだけで、高速の平方根演算処理方式が
実現できる効果がある。
方式は、基数２のオペランドから開平法によって平方根
を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 上記部分解を、前サイクル迄の中間結果を１ビット左シ
フトした結果に加えることを繰り返して平方根を求める
方式において、 上記減算を補数を用いた加算に書き替えると、 となることから、この加算を行うのに必要な、 を求めるのに、減数レジスタ（SR3）にセットする値
を、演算結果によって更新した除数レジスタ（DSR）か
らではなく、更新前、即ち、前サイクルの除数レジスタ
（DSR）の値を１ビット左シフト（即ち、２倍）したも
のの４倍したものの１の補数をとったものと、当該演算
サイクルで得られた部分解｛キャリ信号（CARRY）｝を
８倍、即ち、３ビット左シフトしたものの１の補数をと
ったものとを、該減数レジスタにセットするようにした
ものであるので、減数レジスタを備えた引き離し法によ
る除算装置を用いて平方根演算を行う際に必要な、 Rn＝Rn-1−（４＊An-1＋１） なる演算を１演算サイクルで実行でき、最小限のハード
ウェアを付加するだけで、高速の平方根演算処理方式が
実現できる効果がある。
第１図は本発明による平方根演算処理方式の原理図， 第２図は本発明の一実施例を模式的に示した図， 第３図は本発明による の演算方式を説明する図， 第４図は従来の平方根演算処理方式を説明する図， である。 図面において、 １は除数レジスタ（DSR）,2は除倍数回路,3は減数レジ
スタ（SR1〜３）,4は加算器（ADD）,5は部分剰余レジス
タ（PR）,6は被開平数レジスタ（SQR），〜はシフ
ト等の動作,CARRYはキャリ信号（Ｃ），又は部分解，を
それぞれ示す。
スタ（SR1〜３）,4は加算器（ADD）,5は部分剰余レジス
タ（PR）,6は被開平数レジスタ（SQR），〜はシフ
ト等の動作,CARRYはキャリ信号（Ｃ），又は部分解，を
それぞれ示す。
Claims (1)
- 【請求項１】基数２のオペランドから開平法によって平
方根を求める演算式 Rn＝Rn-1−（４＊An-1＋１） 但し、Rn-1:前サイクルでの余り An-1:前サイクル迄の中間結果 を計算し、Rn＜０であれば‘0'を、それ以外であれば
‘1'を部分解とし、且つ、Rn＜０の場合にはRn-1を、そ
れ以外の場合はRnを２ビット左シフトしたものを部分剰
余とし、 前サイクル迄の中間結果を１ビット左シフトした結果
に、上記部分解を加えることを繰り返して平方根を求め
るのに、 少なくとも、除数レジスタ（１）と，除倍数回路（２）
と，該除倍数の結果を保持する減数レジスタ（３）とを
備えた高基数非回復型除算装置に、オペランドを置数す
る被開平数レジスタ（６）と、 上記置数されたオペランドを１演算サイクル毎に２ビッ
ト左シフトして、上記高基数非回復型除算装置の部分剰
余レジスタ（５）に伝達する手段（）と、 上記演算サイクル毎に、上記除数レジスタ（１）を１ビ
ット左シフトして帰還する手段（）と、 上記部分剰余レジスタ（５）の値から上記除数レジスタ
（１）の値を１ビット左シフトして４倍したものを減算
したときに、加算器（４）から得られるキャリ信号を、
上記除数レジスタ（１）の最下位ビットに帰還して、平
方根の部分解を得る手段（）と、 上記演算サイクル毎に、部分剰余レジスタ（５）を２ビ
ット左シフト（）したもの（Rn-1）と、上記減算処理
によって得られる部分剰余（Rn）との何れかを、上記キ
ャリ信号の値によって選択して、上記部分剰余レジスタ
（５）に置数し、当該演算サイクルでの部分剰余とする
手段（）とを設けて、 当該高基数非回復型除算装置を用いて平方根演算処理を
行う方式において、 前サイクルでの部分剰余を置数した部分剰余レジスタ
（５）から減算すべき前サイクルの部分中間結果（A
n-1）の を生成するのに、 １サイクル前の中間結果（１）を１ビット左シフトし
て、‘×4'を行う第１の手段と、 今回の演算サイクルで得られた部分解（キャリ）を１ビ
ット左シフトして‘×4'を行うと同時に、該部分解（キ
ャリ）を、上記除数レジスタ（１）の最下位ビットに置
数する第２の手段と、 上記第１の手段と第２の手段の結果を上記減数レジスタ
（３）で合成する第３の手段と、 上記演算結果であるキャリ信号の極性に応じて、上記部
分剰余レジスタ（５）の前サイクルの結果（Rn-1）を選
択するか、今回の演算によって得られた部分剰余（Rn）
を選択する切り替え手段（）とを設けて、 上記基数２のオペランドから開平法によって平方根を求
める演算式、 Rn＝Rn-1−（４＊An-1＋１） を処理することを特徴とする平方根演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314477A JPH0769788B2 (ja) | 1987-12-11 | 1987-12-11 | 平方根演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314477A JPH0769788B2 (ja) | 1987-12-11 | 1987-12-11 | 平方根演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155435A JPH01155435A (ja) | 1989-06-19 |
| JPH0769788B2 true JPH0769788B2 (ja) | 1995-07-31 |
Family
ID=18053792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314477A Expired - Fee Related JPH0769788B2 (ja) | 1987-12-11 | 1987-12-11 | 平方根演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769788B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820107B1 (en) | 1997-05-08 | 2004-11-16 | Renesas Technology Corporation | Square root extraction circuit and floating-point square root extraction device |
-
1987
- 1987-12-11 JP JP62314477A patent/JPH0769788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01155435A (ja) | 1989-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |