JPH0770169B2

JPH0770169B2 - 磁気ディスク装置用ｐｌｌ回路

Info

Publication number: JPH0770169B2
Application number: JP62204717A
Authority: JP
Inventors: 幸範杉山; 久男立石
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-08-17
Filing date: 1987-08-17
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS6448268A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、磁気ディスク装置用PLL回路に関し、特にフ
ロッピーディスク装置や、ハードデイスク装置等の磁気
デイスク装置のデータ読み取り時に使用されるPLL回路
に関する。

〔従来の技術〕

従来、この種のPLL回路は、第７図に示すように入力デ
ータ信号が端子１より入力され、入力データ信号の立ち
上がりをトリガとして、最小入力データ間隔T0の1/4倍
だけ出力するワンショットヤルチマイブレータ回路（以
下MLTと略する）７と、リセットセットフリップフロッ
プ（以下RSFFと略する）８のセット側に入力されるよう
に構成されている。差にMLT7とRSFF8の出力は、位相検
出器９に入力され、位相検出器９は入力位相差に応じ
て、チャージポンプ３を、チャージアップ，チャージダ
ウンする。チャージポンプ３の出力は低域通過ろ波器４
で帯域制限されたあと、電圧制御型発振器（以下VCOと
略する）５に入力される。そして、VCO5の出力を、分周
比設定可能な分周器６で分周した後に、その分周信号
を、前述のRSFF8のリセット側に入力しており、全体と
して、入力データ信号の位相に追従するような構成にな
っている。

この従来のRLL回路のタイミングチャートを第８図に示
す。ここで、VCO5のセンター周波数f oscは、入力デー
タ信号の最小データ転送レートをT0とするときに、f os
c＝４（1/T0）に設定されており、分周器６は、２分周
に設定されている。

第８図から、例えば、第一番目の入力データ信号は、そ
の立ち上がりで、MLT7およびRSFF8の出力をロウレベル
からハイレベルにし、MLT7は、T0/4区間だけハイレベル
状態を保ち、RSFF8の出力は、つぎのVCO5の一番めお発
振信号の立ち上がりで、ロウレベルに戻る。位相検出器
９は、後えば、日本電気（株）製μPC1008Cや、モトロ
ーラ社製MC4044を使用した場合、MLT7の出力の立ち上が
りエッジと、RSFF8の立ち上がりエッジの位相差を検出
し、その位相差に応じて、アップ（UP）信号とダウン
（DW）信号を作り、チャージポンプ出力のハイレベル、
フローティング、ロウレベルの三状態を作り出してい
る。

第一番目の入力データ信号では、入力データ信号の位相
とVCO5の出力信号の位相（即ち、分周器６の出力位相）
の差が、零の状態（ジャストロック）を示しており、チ
ャージポンプ出力はフローティング状態を示し、VCO5の
発振周波数を保持する。第二番目の入力データ信号で
は、VCO発振信号の位相遅れ状態を示しており、MLT7出
力の立ち下がりが、RSFF8出力の立ち下がりよりはやい
ため、その分だけのアップ信号が出力され、チャージポ
ンプは、その分だけ出力をハイレベルとする。一方、第
三，第四番目の入力データ信号では、VCO発振信号の位
相進み状態を示しており、MLT7およびRSFF8の出力の立
ち上がりエッジの差の時間だけ、ダウン信号が出力さ
れ、チャージポンプは、その分だけ出力をロウレベルと
して、VCO5の発振周波数を、入力データ信号の位相に合
わせるように制御している。

〔発明が解決しようとする問題点〕上述した従来のPLL回路は、例えば、フロッピーデイス
ク装置の読み取り回路に使用した場合に、データ転送レ
ートが、125,250,500kbpsと変化するのに対応するため
に、MLT7のハイレベル出力区間T_MLTと、分周器６の分周
比を、第１表のように設定していた。

従来より、データ転送レートの比較的低い250kbps以下
のモードにおいては、MLT7は、8,16,32MHZをクロックと
してカウントするデジタルカウンタで構成されている
が、500kbpsモードでは、デジタルカウンタで発生する
量子化誤差（１クロック）に起因する位相誤差が、読み
取り精度を劣下させることから、通常、外付抵抗、コン
デンサーで出力幅を設定できる74121 TTLIC等の機能を
もったICが使用され、読み取り精度の劣下を防いでい
る。

しかし、最近のIMbps、2Mbps等の高速なデータ転送レー
トに対応できるフロッピーデイスク装置や、5Mbps以上
のデータ転送レートを持つハードデイスク装置の様に、
幾種類もの高速なデータ転送レートに対応できるディス
ク装置には複数個のワンショットマルチバイブレータ回
路が必要でそのために、外付け抵抗、コンデンサーを複
数個必要とする欠点があった。

また、位相差零の近傍で、位相検出器のアップダウン信
号が、データ幅の狭いものとなり、その信号がチャージ
ポンプを介して低域通過ろ波器の入力まで伝達される間
に、伝達系の伝達能力がないと、位相検出器のアップ、
ダウン信号が途中で消えてしまい、身かけ上、位相差を
検出できない範囲が存在してしまう。このために、VCO
の発振周波数がPLL回路のロック後に、ジッタを持つ安
定性の悪いものになるという欠点があった。

さらに、第８図の第５番目の入力データ信号の場合のよ
うに入力雑音６が重畳されたような場合にはMLT7の出力
波形の立ち下がりが一度であるのにたいして、RSFF8の
出力の波形の立ち下がりが二度現れるという現象が起き
る。前述のμPC1008C及びC4044等の位相検出器では、入
力信号どうしの立ち下がりエッジの差を位相差として出
力するものであるため、この入力雑音により誤動作して
しまうという欠点があった。

〔問題点を解決するための手段〕

本発明の磁気ディスク装置用のPLL回路は入力信号と、
電圧制御型発信器の出力を分周器で一定分周した信号と
の位相差を検出する磁気ディスク装置用PLL回路であっ
て、前記入力信号のエッジで出力をセットし、前記分周器の
出力信号のエッジで、出力をリセットする第一の論理回
路と、第一の論理回路が出力をリセットした直後から、
前記分周器の出力信号の半周期間を出力としてセットす
る第二の論理回路と、前記第二の論理回路の出力がセッ
トされている時には、第一の論理回路の出力がセットさ
れることを防止する回路により構成される位相検出手段
と、前記第一の論理回路の出力がセットされているときには
ハイレベルを、前記第二の論理回路の出力がセットされ
ているときにはロウレベルを出力し、前記第一、第二の
論理回路の出力がセットされていない期間は出力をフロ
ーティング状態とする位相出力手段と、前記位相出力手段の出力を帯域制限する低域通過ろ波器
と、前記低域通過ろ波器の出力で前記分周器の出力信号
の周波数が、前記入力信号の周波数の1/2倍から２倍と
なるように、発信周波数範囲を制限した前記電圧制御型
発振器とを有している。

〔実施例〕

次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は、本発明の一実施例を示す。第１図において、
本発明の一実施例は入力データ信号を、端子１より入力
し分周器６の出力信号との位相差を位相検出器２で検出
し、位相差に応じて、チャージポンプ３で、位相差を電
圧に変換し、低域通過ろ波器４を介して、VCO5の発振周
波数を変化させ、さらにVCOの出力を前述の分周器６に
入力してPLL回路を構成している。

第２図は本発明の一実施例に用いる位相検出器２の構成
を示す。第２図において、入力データ信号は、端子１よ
り入力されＤ型フリップフロップ（以下DFFと略す
る。）24のクロック端子に入力される。DFF26の出力が
ロウレベルのとき、入力データ信号の立ち上がりエッジ
で、DFF24の出力がハイレベルとなる。DFF24の出力は、
DFF25のリセット端子とデータ端子に接続されており、
分周器６の出力の立ち下がりで、DFF25の反転出力をロ
ウレベルにする。さらにDFF25の反転出力は、DFF24のリ
セット端子に接続されており、ロウレベルになると、DF
F24の出力をリセットする。つまりDFF24の出力はDFF26
の出力がロウレベルの時、入力データ信号の立ち上がり
セットされ、分周器６の出力の立ち下がりでリセットさ
れる。一方、前述のDFF24の出力がハイレベルの時、分
周器６の反転信号の立ち上がりエッジで、即ち、分周器
６の立ち下がりエッジでDFF26の出力がハイレベルにな
る。DFF26の出力はDFF27のデータ端子とリセット端子に
接続されており、DFF27の反転出力を分周器６の出力を
インバータ28,29を介した正転信号、即ち、分周器６の
出力の立ち上がりでロウレベルにする。さらにDFF27の
反転出力はDFF26のリセット端子に接続されており、ロ
ウレベルになるとDFF26の出力をリセットする。つま
り、DFF26の出力は、DFF24の出力がハイレベルであると
き、分周器６の立ち下がりエッジでセットされ、立ち上
がりエッジでリセットされる。

本実施例では、上述のDFF24の出力を位相検出器のアッ
プ信号とし、DFF26の出力を、ダウン信号とし、チャー
ジポンプ３への入力信号としている。つまり、DFF24の
出力を、インバータ30を介して、ソースを正電源端子21
に接続するＰ型MOSFET31のゲートへ入力し、一方、DFF2
6の出力を、ソースを負電源端子22に接続するＮ型MOSFE
T32のゲートへ入力し、MOSFET31,32のドレインは、お互
いに接続されていて、チャージポンプ出力端子23に出力
される。

本実施例の位相検出器の位相検出特性は、第３図に示す
ようになり、本実施例のPLL回路の位相制御のタイミン
グチャートは、第５図のようになる。すなわち、第５図
において、一番目の入力データ信号の立ち上がりエッジ
で、前述したように、DFF24の出力は、ハイレベルとな
り、VCO発振の一番目の立ち上がり（分周器出力の立ち
下がり）でロウレベルになり、これを同時に、DFF26の
出力がハイレベルとなり、DFF24の入力はロウレベルに
なる。そしてVCO発振の立ち上がり（分周器の立ち上が
り）で、DFF26の出力がロウレベルになりDFF24の入力が
ハイレベルになる。したがって、チャージポンプ出力端
子23は、DFF24の出力のハイレベル区間のみ出力をハイ
レベルとし、DFF26の出力のハイレベル区間のみロウレ
ベルとし、その他の区間を、フローティング状態とす
る。本実施例のPLL回路では、これらDFF24,26のハイレ
ベル区間が等しくなるように、位相制御されることにな
る。

また、本実施例では入力信号の立ち上がりでDFF24の出
力をセットし、分周器６の出力の立ち下がりで出力をリ
セットしているが、入力信号の立ち下がりでDFF24の出
力をセットしても、分周器６の出力の立ち上がりでDFF2
4の出力をリセットしても、同様な制御の出来ることが
容易に類推できる。

第５図において、第一番目の入力データ信号では、入力
データ信号の位相とVCO5の出力信号の位相（即ち、分周
器６の出力位相）の差が、零の状態（ジャストロック）
を示しており、第二番目の入力データ信号では、VCO発
振信号の位相遅れ状態を示しており、DFF24のハイレベ
ル区間が、DFF26のハイレベル区間に比べて、位相遅れ
た分だけ長くなっており、チャージポンプ３の出力電圧
を、その分だけ持ち上げている。また第三，第四番目の
入力データ信号では、VCO発振信号の位相進み状態を示
しており、DFF24のハイレベル区間が、DFF26のハイレベ
ル区間に比べて、位相進み分だけ短くなっていて、チャ
ートポンプ３の出力電圧を、その分だけ持ち下げてい
る。

一方、第五，六番目の入力データ信号の場合のように、
入力データ信号の立ち上がりによりDFF24の出力がハイ
レベルになり、分周器出力のたち下がりでロウレベルに
なった後、DFF26の出力がハイレベルの間に、入力雑音
によって入力データ信号が再びハイレベルになったよう
な場合、もしDFF24の入力データ端子に常にハイレベル
が入力されているような構成であると、DFF24の出力波
形に点線で示したようなパルスが生じ、DFF24の出力とD
FF26の出力が同時にハイレベルになることにより、MOSF
ET31,32が同時にONしてしまう誤動作が起きる。したが
ってこのような誤動作を防止するためにDFF24の入力デ
ータ端子にはDFF26の反転出力を接続し、DFF26の出力が
ハイレベルの時にはDFF24の出力がハイレベルにならな
いような構成になっている。

このようにして、本実施例のPLL回路は、入力データ信
号に同期し、入力雑音に対して誤動作しにくい安定なVC
O発振信号を得ることができる。

また、位相検出特性が、第３図に示すように、２πの周
期性を持つことから、入力データ転送レートT0の整数
倍、もしくは、逆整数倍で、誤ってロックする可能性が
高くなる。その防止手段としてVOC5の発振周波数f osc
を、 1/（２＊T0）＜（1/N）＊f osc＜2/T0 N;分周器６の分周比となるように制限できるようにする。

例えばこの手段として、第４図に示した様な、特開昭61
−244115号公開公報（電流制御型発振器）で公開済みで
ある、電圧電流変換回路を具備したVCO回路において、
抵抗46（R0）と抵抗45（R1）を、 R1＞２＊R0 T0＝１（Ｎ＊f osc） f osc＝(V_SH−V_SL)／(２＊C0)＊VDD/(２＊R0) V_SH,V_SL:シュミットトリガ回路48のヒステリシス電圧値 C0:コンデンサー57の容量値満たすように、設定すれば対応できる。

第４図において、端子44は、電源電圧VDDの1/2値を印加
する入力端子でまた演算増幅器（以下オペアンプと略す
る）47とバックゲートをソースに接続するＰ型MOSFFT49
は、Ｐ型MOSFET49ソース電極をVDD/2（Ｖ）に、ボルテ
ージフォロアーする回路を提供し、Ｐ型MOSFET49のソー
スに、一方を正電源端子41に接続した抵抗R0と、一方を
VCO回路の入力端子40に接続した抵抗R1を接続してい
る。

端子40の入力電圧をV_INとすれば、MOSFET49に流れる電
流Ｉは、Ｉ＝VDD/(２＊R0)−(1/R1)＊(VDD/2−V_IN) で与えられ、この電流Ｉを、カレントミラー構成からな
るＮ型MOSFET53、54で電流を移して、電流制御型発振回
路の入力電流としている。

第６図は、本発明の一実施例であるPLL回路中の位相検
出器２の他の構成を示す。入力データ端子１より入力さ
れた信号はまずANDゲート80に入力される。ANDゲート80
は、RSFF75のNANDゲート65の出力がハイレベルの時には
常にロウレベルを出力し、RSFF75のNANDゲート65の出力
がロウレベルの時には、入力データ端子より入力された
信号と同一の波形を出力する。ANDゲート80の出力信号
はインバータ67とコンデンサー70からなる遅延回路と、
NAND60により遅延回路で発生する遅延時間分のデータ幅
に波形を整形され、NAND63,64からなるRSFF74のセット
端子に入力される。一方、リセット端子には、入力端子
20より入力される分周器６の出力信号をインバータ76で
反転した後、セット側と同様に、インバータ68,コンデ
ンサー71及びNAND61で、データ幅を整形した信号を入力
する。RSFF74の出力は、インバータ77とコンデンサー78
からなる遅延回路と、NAND79により、データ幅を整形さ
れた後に、NAN65,66からなるRSFF75のセット端子に入力
される。一方、このRSFFのリセット端子には、分周器６
の出力を、インバート69とコンデンサー72からなる遅延
回路と、NAND62で、データ幅を整形した後に入力する。

そして、RSFF74の反転出力を、本実施例の第２図で述べ
たと同様チャージポンプ３のＰ型MOSFET31のゲートに入
力し、RSFF75の反転出力と分周器６の出力を、NOR73
で、論理合成した後の信号を、Ｎ型MOSFFT32のゲートに
入力する。

この構成を位相検出器に用いたPLL回路では、RSFF74,75
の入力に、データ整形回路が、付加されているために、
インパルス性ノイズがRSFF74及び75に入力出来ない様に
して、誤動作を防止している点に特徴があり、さらに、
実施例で述べたようにMOSFET31,32が同時ONする誤動作
を防止するために、RSFF75のNANDゲート65の出力がハイ
レベルの時には、その反転出力を利用して、ANDゲート8
0の出力信号を、常にロウレベルに保持するように、入
力信号にゲーティングをかけている点に特徴がある。

以上のように本発明のPLL回路は、位相検出器と、チャ
ージポンプと、低域通過ろ波器と、VCOと、分周比設定
可能な分周器とを有し、特に、位相検出器においては、
入力データ信号の立ち上がりで出力をハイレベルとし、
分周器の出力の立ち上がりで、その出力をロウレベルに
する第一の手段と、第一の手段の出力の立ち下がりエッ
ジで、出力をハイレベルとし、前述の分周器の立ち上が
りで、その出力をロウレベルとする第二の手段と、第二
の手段の出力がハイレベルの間は第一の手段の出力がハ
イレベルになることを防止する手段とを有し、第一，第
二の手段の出力で、チャージポンプの出力を制御するよ
うに構成され、位相検出器の基準信号をつくるワンショ
ットマルチバイブレータ回路を不要とするものである。

〔発明の効果〕

以上、説明したように本発明では、従来必要としていた
ワンショントマルチバイブレータ回路を必要としないた
めに、多彩なデータ転送レートに対して、分周器６の分
周比を可変することにより対応でき、しかも第５図から
分るように位相差零（ジャストロック）状態で、アッ
プ，ダウン信号のアクティブ論理幅が、従来では、零に
なるのに対して、本発明では、十分大きな値を取れるこ
とから、位相差零近傍での位相検出器が応答しない区間
が存在せず、VCOの発振周波数のジッタが、低減される
という効果がある。

さらに入力雑音が重畳された入力データ信号に対して、
入力雑音の影響をうけにくい構成となっているため、入
力雑音による誤動作を低減することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるPLL回路を示す図、
第２図は、本発明の一実施例であるPLL回路における位
相検出器の構成を示す図、第３図はこの位相検出器の特
性を示す図、第４図は、電圧制御型発振器を示す図、第
５図は、本実施例のPLL回路のタイミングチャートを示
す図、第６図は、本実施例における位相検出器の他の構
成を示す図、第７図は従来のPLL回路を示す図、第８図
は従来のPLL回路のタイミングチャートを示す図であ
る。１……データ入力端子、２……位相検出器、３……チャ
ージポンプ、４……低域通過ろ波器、５……電圧制御型
発振器、６……分周器、７……ワンショットマルチバイ
ベレータ回路、８……リセットフリップフロップ（RSF
F）、24,25,26,27……Ｄ型フリップフロップ（DFF）、2
0……分周器の出力信号の入力端子、28,29,30,67,68,6
9,76,77……インバータ、21……静電源端子、22……負
電源端子、23……チャージポンプの出力端子、31,32,4
9,50,51,52,53,54,55,56……MOS電界効果トランジスタ
（MOSFET）、80……２入力AND、57,70,71,72,78……コ
ンデンサー、47……オペアンプ、48……シュミットアン
プ、42……VCO出力端子、44……基準電源入力端子、60,
61,62,63,64,65,66,79……２入力NAND、73……２入力NO
R。

Claims

【特許請求の範囲】

【請求項１】入力信号と、電圧制御型発振器の出力を分
周器で一定分周した信号との位相差を検出する磁気ディ
スク装置用PLL回路であって、前記入力信号のエッジで出力をセットし、前記分周器の
出力信号のエッジで、出力をリセットする第一の論理回
路と、第一の論理回路が出力をリセットした直後から、
前記分周器の出力信号の半周期間を出力としてセットす
る第二の論理回路と、前記第二の論理回路の出力がセッ
トされている時には、第一の論理回路の出力がセットさ
れることを防止する回路により構成される位相検出手段
と、前記第一の論理回路の出力がセットされているときには
ハイレベルを、前記第二の論理回路の出力がセットされ
ているときにはロウレベルを出力し、前記第一、第二の
論理回路の出力がセットされていない期間は出力をフロ
ーティング状態とする位相出力手段と、前記位相出力手段の出力を帯域制限する低域通過ろ波器
と、前記低域通過ろ波器の出力で発振周波数を制御し、前記
分周器の出力信号の周波数が、前記入力信号の周波数の
1/2倍から２倍となるように、発信周波数範囲を制限し
た前記電圧制御型発振器と、を有することを特徴とする磁気ディスク装置PLL回路。