JPS5915218B2 - 位相ロツクル−プ回路 - Google Patents
位相ロツクル−プ回路Info
- Publication number
- JPS5915218B2 JPS5915218B2 JP53165241A JP16524178A JPS5915218B2 JP S5915218 B2 JPS5915218 B2 JP S5915218B2 JP 53165241 A JP53165241 A JP 53165241A JP 16524178 A JP16524178 A JP 16524178A JP S5915218 B2 JPS5915218 B2 JP S5915218B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- flip
- output
- flop
- loop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は超高速パルスを使用しても動作の正確な位相ロ
ックループ回路に関する。
ックループ回路に関する。
位相ロックループ回路は原理的に第１図に示す構成とな
っている。
っている。
入力信号ＩＮはＩ／Ｎ分周器によりクロック１として位
相比較器ＰＣに、また電圧制御型発振器ＶＣＯの出力は
周波数変換制御部ＰＣＴとＩ／Ｎ分周器を経てクロック
２として位相比較器ＰＣに印加される。
相比較器ＰＣに、また電圧制御型発振器ＶＣＯの出力は
周波数変換制御部ＰＣＴとＩ／Ｎ分周器を経てクロック
２として位相比較器ＰＣに印加される。
位相比較器ＰＣの出力は低域フィルタＬＰＦを経てＶＣ
Ｏを制御するため■ＣＯ出力は入力信号に位相同期され
た信号となっている。
Ｏを制御するため■ＣＯ出力は入力信号に位相同期され
た信号となっている。
従来の位相比較器ＰＣは第２図に示すセット・リセット
型フリップフロップ５Ｒ−ＦＦを使用するものである。
型フリップフロップ５Ｒ−ＦＦを使用するものである。
この動作は第２図のタイムチャートに示すようにクロッ
ク１（第１図Ｎ端子相当）によりフリップフロップ５Ｒ
−ＦＦをセットし、クロック２（第１図Ｃ端子相当）に
よりリセットした出力０ＵＴ（第１図Ｃ端子相当）を得
て、低域フィルタＬＰＦの出力（第１図り端子相当）と
なる。
ク１（第１図Ｎ端子相当）によりフリップフロップ５Ｒ
−ＦＦをセットし、クロック２（第１図Ｃ端子相当）に
よりリセットした出力０ＵＴ（第１図Ｃ端子相当）を得
て、低域フィルタＬＰＦの出力（第１図り端子相当）と
なる。
高速パルスを使用する回路においては第１図りの出力と
して示す鋸歯状波の位相比較特性中、使用可能範囲が狭
くなる。
して示す鋸歯状波の位相比較特性中、使用可能範囲が狭
くなる。
それはフリップフロップをセット・リセット動作させる
とき所定の時間を必要とするから、鋸歯状波形の中間部
が極く狭くなり動作に不都合を生ずるからである。
とき所定の時間を必要とするから、鋸歯状波形の中間部
が極く狭くなり動作に不都合を生ずるからである。
各クロック信号の間隔をＴｗ、セット又はリセットの動
作時間をｔｗとすると、位相比較範囲の減少する時間φ
１．は φ・・＝２ｇＸ２π となる。
作時間をｔｗとすると、位相比較範囲の減少する時間φ
１．は φ・・＝２ｇＸ２π となる。
例えば２００Ｍビットの信号の場合パルス繰返し周期は
５ナノ秒であり、フリップフロップを安定にセット・リ
セットするには各２ナノ秒を要するから、φ１、とし、
て４ナノ秒という値になり、残りは１ナノ秒である。
５ナノ秒であり、フリップフロップを安定にセット・リ
セットするには各２ナノ秒を要するから、φ１、とし、
て４ナノ秒という値になり、残りは１ナノ秒である。
そこでクロック信号の立上りで動作し、またリセット動
作を行なうフリップフロップを使用する位相比較器が第
３図に示されている。
作を行なうフリップフロップを使用する位相比較器が第
３図に示されている。
第３図においてＦＦ１．ＦＦ２はフリップフロップで、
ＦＦ２においてクロック信号を２分周しその反転出力に
よりＦＦ１をセットしたとき得られるＦＦ１のＱパルス
によりＦＦ２をリセットする。
ＦＦ２においてクロック信号を２分周しその反転出力に
よりＦＦ１をセットしたとき得られるＦＦ１のＱパルス
によりＦＦ２をリセットする。
第３図の下方に示すタイムチャートのように動作してい
るから、この場合ＦＦ２のセット側は位相比較範囲に影
響を与えないがリセット側は影響し、結局前述と同様な
式として減少する時間φｒ２は ｗ φｒ２＝２π×− ｗ が得られるに過ぎない。
るから、この場合ＦＦ２のセット側は位相比較範囲に影
響を与えないがリセット側は影響し、結局前述と同様な
式として減少する時間φｒ２は ｗ φｒ２＝２π×− ｗ が得られるに過ぎない。
前述の数値例ではφ、２はナノ秒である。
本発明の目的は前述の欠点を改善し高速パルスをクロッ
ク信号とした場合も十分正確な動作の得られる位相ロッ
クループ回路を提供することにある。
ク信号とした場合も十分正確な動作の得られる位相ロッ
クループ回路を提供することにある。
以下図面に示す本発明の実施例について説明する。
第４図は本発明第１実施例とその動作タイムチャートで
あって、第２図、第３図と同一符号は同様のものを示す
。
あって、第２図、第３図と同一符号は同様のものを示す
。
ＦＦ３ 、ＦＦ４は共に遅延型フリップフロップを使用
し、ＤＬは遅延線、ＥＸＯＲは排他的論理和回路を示す
。
し、ＤＬは遅延線、ＥＸＯＲは排他的論理和回路を示す
。
ＦＦ４においてクロック２は２分周されＦＦ４Ｑ信号を
得、またＦＦ４Ｑ信号をＦＦ３に印加してり四ツク１で
リタイミングをかけ、ＦＦ３Ｑ信号を得ている。
得、またＦＦ４Ｑ信号をＦＦ３に印加してり四ツク１で
リタイミングをかけ、ＦＦ３Ｑ信号を得ている。
したがって出力ＯＵＴ信号はＥＸＯＲ回路において演算
した波形である。
した波形である。
なおタイムチャートには図示してないがＦＦ３が動作す
るとき若干の動作遅延があるため遅延線ＤＬはその時間
だけＦＦ４Ｑ信号を遅延させるために挿入する。
るとき若干の動作遅延があるため遅延線ＤＬはその時間
だけＦＦ４Ｑ信号を遅延させるために挿入する。
若しクロツク２信号の位相が変化すれば、それに従って
出力ＯＵＴ信号のデユーティ比が変化する。
出力ＯＵＴ信号のデユーティ比が変化する。
またりロック１信号が断となればＰＬＬ回路の■ＣＯ出
力が中心周波数となって自由振動する。
力が中心周波数となって自由振動する。
第４図においてはＦＦ３の端子Ｃが従来のリセット端子
に、ＦＦ４の端子Ｃが従来のセット端子に相当する。
に、ＦＦ４の端子Ｃが従来のセット端子に相当する。
そしてＦＦ３ 、ＦＦ４が共にクロック信号の立上り点
において動作しセット端子やリセット端子を使用してな
いから、従来回路における位相比較動作の不能範囲が生
じない。
において動作しセット端子やリセット端子を使用してな
いから、従来回路における位相比較動作の不能範囲が生
じない。
第５図は本発明第２実施例を示す構成図で、ＦＦ４のＱ
信号をＦＦ３によりリタイミングをかけている。
信号をＦＦ３によりリタイミングをかけている。
そのため位相比較特性の傾斜が第４図と逆になり、ＦＦ
３の端子Ｃが従来のセット端子に、ＦＦ４の端子Ｃがリ
セット端子に相当することとなる。
３の端子Ｃが従来のセット端子に、ＦＦ４の端子Ｃがリ
セット端子に相当することとなる。
他の動作は第４図と同様である。
このようにして本発明によるとクロックパルスの立上り
立下りのみで動作するようなフリップフロップを組合せ
使用しているから、位相比較範囲に損失となる部分がな
く極めて高速動作が可能である。
立下りのみで動作するようなフリップフロップを組合せ
使用しているから、位相比較範囲に損失となる部分がな
く極めて高速動作が可能である。
したがそて超高速ＰＣＭ通信に使用する回路においても
十分に使用できて有効である。
十分に使用できて有効である。
第１図は位相ロックループ回路の原理的構成を示す図、
第２図・第３図は第１図中の位相比較器の従来の例を示
す図、第４図・第５図は本発明第実施例の構成とタイミ
ングチャートを示す図である。 ＩＮ・・・・・・入力信号、ＰＣ・・・・・・位相比較
器、■ＣＯ・・・・・・電圧制御型発振器、ＬＰＦ・・
・・・・低域フィルタ、５Ｒ−ＦＦ 、ＦＦ１ 、ＦＦ
２ 、ＦＦ３ 。 ＦＦ４・・・・・・フリップフロップ、ＤＬ・・・・・
・遅延線、ＥＸＯＲ・・・・・・排他的論理和回路。
第２図・第３図は第１図中の位相比較器の従来の例を示
す図、第４図・第５図は本発明第実施例の構成とタイミ
ングチャートを示す図である。 ＩＮ・・・・・・入力信号、ＰＣ・・・・・・位相比較
器、■ＣＯ・・・・・・電圧制御型発振器、ＬＰＦ・・
・・・・低域フィルタ、５Ｒ−ＦＦ 、ＦＦ１ 、ＦＦ
２ 、ＦＦ３ 。 ＦＦ４・・・・・・フリップフロップ、ＤＬ・・・・・
・遅延線、ＥＸＯＲ・・・・・・排他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １ 電圧制御型発振器の出力と入力信号とを位相比較し
、前記電圧制御型発振器に帰還することにより入力信号
の位相に追随する位相ロックループ回路において、位相
比較器として下記の構成を有することを特徴とする位相
ロックループ回路。 （イ） ２分周すべきパルスの立上り又は立下り点にお
いて動作する第１のフリップフロップ、（ロ）入力信号
をリタイミングするため前記第１のフリップフロップ出
力を使用しパルスの立上り又は立下り点において動作す
る第２のフリップフロップ、 （ハ）前記第１のフリップフロップの出力を前記第２の
フリップフロップのりタイミングの時間だけ遅延する遅
延手段、 に）前記遅延手段の出力及び前記第２フリツプフロツプ
出力が印加される排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165241A JPS5915218B2 (ja) | 1978-12-31 | 1978-12-31 | 位相ロツクル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165241A JPS5915218B2 (ja) | 1978-12-31 | 1978-12-31 | 位相ロツクル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5592042A JPS5592042A (en) | 1980-07-12 |
| JPS5915218B2 true JPS5915218B2 (ja) | 1984-04-07 |
Family
ID=15808546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53165241A Expired JPS5915218B2 (ja) | 1978-12-31 | 1978-12-31 | 位相ロツクル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915218B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8401629A (nl) * | 1984-05-22 | 1985-12-16 | Philips Nv | Elektrische schakeling met een faseregelkring. |
| JP3481065B2 (ja) | 1997-01-17 | 2003-12-22 | 富士通株式会社 | 位相比較回路および半導体集積回路 |
-
1978
- 1978-12-31 JP JP53165241A patent/JPS5915218B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5592042A (en) | 1980-07-12 |
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