JPH0770228B2 - 半導体メモリの書込み動作制御方法 - Google Patents
半導体メモリの書込み動作制御方法Info
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- JPH0770228B2 JPH0770228B2 JP2263442A JP26344290A JPH0770228B2 JP H0770228 B2 JPH0770228 B2 JP H0770228B2 JP 2263442 A JP2263442 A JP 2263442A JP 26344290 A JP26344290 A JP 26344290A JP H0770228 B2 JPH0770228 B2 JP H0770228B2
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は超集積回路として製造される半導体メモリ、特
に絶縁ゲート型電界効果半導体メモリの書き込み動作制
御方法に関するものである。
に絶縁ゲート型電界効果半導体メモリの書き込み動作制
御方法に関するものである。
（従来の技術） 現在、揮発性メモリとしてDRAMおよびSRAMがあり、不揮
発性メモリとしてEEPROMおよびFLASH EEPROM等がある。
発性メモリとしてEEPROMおよびFLASH EEPROM等がある。
DRAMおよびSRAM等の揮発性メモリは高速で書込み、読出
しができるが、DRAMではリフレッシュ・サイクルを必要
とし、またスタンドバイ電流が多い等の欠点がある。
しができるが、DRAMではリフレッシュ・サイクルを必要
とし、またスタンドバイ電流が多い等の欠点がある。
これを補完するのがSRAMであり、DRAMより高速の読出し
ができて低消費電力であという利点を有するが、集積度
が低下する等の欠点を有する。
ができて低消費電力であという利点を有するが、集積度
が低下する等の欠点を有する。
また、両RAM共にスタンドバイ時のバッテリーバックア
ップが必要であり、瞬時の停電等の場合にもデータが消
滅し、さらに高低温雰囲気でのバッテリーバックアップ
は電源消耗が激しく多くの問題をかかえている。
ップが必要であり、瞬時の停電等の場合にもデータが消
滅し、さらに高低温雰囲気でのバッテリーバックアップ
は電源消耗が激しく多くの問題をかかえている。
そこで、これらの欠点を補完するデバイスとしてEEPROM
等の不揮発性メモリがある。しかし、この素子は書込
み、消去が読出し時間内にできず、したがってCPUから
の直接書込み、消去が困難でデバイス応用上使用範囲が
制限されている。
等の不揮発性メモリがある。しかし、この素子は書込
み、消去が読出し時間内にできず、したがってCPUから
の直接書込み、消去が困難でデバイス応用上使用範囲が
制限されている。
このため、米国ラムトロン社は、1988年 ISSCC （inter
national sonid state circuit conference）で第１図
に示すメモリ素子を発表した。
national sonid state circuit conference）で第１図
に示すメモリ素子を発表した。
この強誘電体メモリセルはトランジスタ9,10,11,12から
なる２個のインバータ回路の互いの出力端A,Bが一方の
インバータ回路の入力に接続され、また出力端A,Bはワ
ード線５によって制御されたトランスファトランジスタ
7,8を介して に結線された通常のSRAMセルの構成を有し、さらに出力
端A,Bはコントロール線３によって制御されたコントロ
ールトランジスタ4,4′を介して強誘電体コンデンサ2,
2′の一方の電極に、他の電極はドライブ線１と結線し
て、２個のトランジスタ4,4′と、２個の強誘電体コン
デンサ2,2′の付加により、データを不揮発性的に記憶
させることを提案している。
なる２個のインバータ回路の互いの出力端A,Bが一方の
インバータ回路の入力に接続され、また出力端A,Bはワ
ード線５によって制御されたトランスファトランジスタ
7,8を介して に結線された通常のSRAMセルの構成を有し、さらに出力
端A,Bはコントロール線３によって制御されたコントロ
ールトランジスタ4,4′を介して強誘電体コンデンサ2,
2′の一方の電極に、他の電極はドライブ線１と結線し
て、２個のトランジスタ4,4′と、２個の強誘電体コン
デンサ2,2′の付加により、データを不揮発性的に記憶
させることを提案している。
今ここで、上記強誘電体コンデンサ自体の特性について
みると、第２図に示すように電圧に対する電荷量がヒス
テリシス曲線を有している。即ち、電圧を上げると急激
な電荷量の増加が見られ、ある電圧を越えると一定の増
加量にとどまる。この電圧を0Vに戻しても電荷量は元の
状態に戻らず一定の残存電荷を保持する。
みると、第２図に示すように電圧に対する電荷量がヒス
テリシス曲線を有している。即ち、電圧を上げると急激
な電荷量の増加が見られ、ある電圧を越えると一定の増
加量にとどまる。この電圧を0Vに戻しても電荷量は元の
状態に戻らず一定の残存電荷を保持する。
そして、更に電圧を下げると急激に電荷量が減少し、負
の電荷量が増加する。また電圧を元に戻す（0V）と、一
定の負の電荷量を保持する特性を有する。
の電荷量が増加する。また電圧を元に戻す（0V）と、一
定の負の電荷量を保持する特性を有する。
現状では、この強誘電体の薄膜PZT（Lead Zirconate Ti
tanate）は、その膜形成をスパッタリング等で行う方法
が採用されているが、配向性の問題を有し、ヒステリシ
スの劣化現象を生じるという欠点がある。
tanate）は、その膜形成をスパッタリング等で行う方法
が採用されているが、配向性の問題を有し、ヒステリシ
スの劣化現象を生じるという欠点がある。
そこで、米国ラムトロン社では前述したようにコントロ
ールゲート有するトランジスタ4,4′を付加することに
よって電源電圧の切断時に強誘電体コンデンサに記憶さ
せることを提案している。
ールゲート有するトランジスタ4,4′を付加することに
よって電源電圧の切断時に強誘電体コンデンサに記憶さ
せることを提案している。
第３図は電源電圧Vcc（図中符号）が切断され、電位がH
igh（Vcc）からLow（GND）へ変化するとき、強誘電体メ
モリへの書込みタイミングについてコントロール線３と
ドライブ線１のタイミングチャートを示したものであ
る。
igh（Vcc）からLow（GND）へ変化するとき、強誘電体メ
モリへの書込みタイミングについてコントロール線３と
ドライブ線１のタイミングチャートを示したものであ
る。
電源電圧Vccが切断され、HighからLowに過渡的変化する
とき、ビット線６の「０」，ビット線６′の「１」を書
込む場合、先ずコントロール線３の信号は一定の電源電
圧降下により動作し、Low（GND）よりHighにしてコント
ロールトランジスタ4,4′をON状態にする。このコント
ロール線３の信号がHighのとき、ドライブ線１をLow（G
ND）からHighにすれば強誘電体２にＱ（０）の電荷が保
持される。そして、コントロール線３の信号がHighでド
ライブ線１をHighからLow（GND）に変化することによっ
て強誘電電体２′にＱ（１）の電荷が保持されることに
なる。
とき、ビット線６の「０」，ビット線６′の「１」を書
込む場合、先ずコントロール線３の信号は一定の電源電
圧降下により動作し、Low（GND）よりHighにしてコント
ロールトランジスタ4,4′をON状態にする。このコント
ロール線３の信号がHighのとき、ドライブ線１をLow（G
ND）からHighにすれば強誘電体２にＱ（０）の電荷が保
持される。そして、コントロール線３の信号がHighでド
ライブ線１をHighからLow（GND）に変化することによっ
て強誘電電体２′にＱ（１）の電荷が保持されることに
なる。
したがって、電源電圧Vcc切断時には、強誘電体コンデ
ンサ2,2′にそれぞれＱ（０）,Q（１）の電荷が保持さ
れるので、ノードA,Bのデータ「０」，「１」が上記の
ような方法でメモリに書込まれることになる。
ンサ2,2′にそれぞれＱ（０）,Q（１）の電荷が保持さ
れるので、ノードA,Bのデータ「０」，「１」が上記の
ような方法でメモリに書込まれることになる。
一方、電源投入時には、ノードA,BがLow（GND）レベル
に保持され、その後電源電圧が一定のレベルになった場
合、コントロール線３をHighレベルに保持し、ついでド
ライブ線１をHighに保持すれば、強誘電体コンデンサ２
にＱ（０）の電荷が保持され電源電圧の電位差では電荷
の移動が生じず、Low（GND）レベルが確保される。
に保持され、その後電源電圧が一定のレベルになった場
合、コントロール線３をHighレベルに保持し、ついでド
ライブ線１をHighに保持すれば、強誘電体コンデンサ２
にＱ（０）の電荷が保持され電源電圧の電位差では電荷
の移動が生じず、Low（GND）レベルが確保される。
次に、強誘電体コンデンサ２′にはＱ（１）の電荷が保
持され電源電圧の電位下が発生すると電荷が増加する方
向に移動し、Highレベルが確保されることになる。
持され電源電圧の電位下が発生すると電荷が増加する方
向に移動し、Highレベルが確保されることになる。
したがって、ノードA,Bにデータ「０」，「１」が読出
され、電源を切る前のデータが保持されることになる。
され、電源を切る前のデータが保持されることになる。
（発明が解決しようとする課題） 以上、従来の強誘電体不揮発性メモリの動作原理を説明
したが、PZT等の強誘電体の比誘電率は100〜150と高
く、SiO2膜に比べ20倍程度大きい。
したが、PZT等の強誘電体の比誘電率は100〜150と高
く、SiO2膜に比べ20倍程度大きい。
したがって、ドライブ線１に連なる容量はかなり値とな
り、電源切断時の過渡状態でドライブするのはかなり困
難であり、強誘電体メモリへの記憶が有効に行なわれな
い等の問題点があった。
り、電源切断時の過渡状態でドライブするのはかなり困
難であり、強誘電体メモリへの記憶が有効に行なわれな
い等の問題点があった。
このような事情に鑑みて、本発明は通常動作時はSRAMと
して動作し、高速化および低消費電力を実現するととも
に、電源電圧が一定の電圧以下になると、強誘電体コン
デンサに書込み動作を行うことによってデータ消滅を防
止する半導体メモリの書込み動作制御方法を提供するこ
とを目的としている。
して動作し、高速化および低消費電力を実現するととも
に、電源電圧が一定の電圧以下になると、強誘電体コン
デンサに書込み動作を行うことによってデータ消滅を防
止する半導体メモリの書込み動作制御方法を提供するこ
とを目的としている。
（課題を解決するための手段） 上記目的を達成するために、本発明は、複数のトランジ
スタでなる一対のインバータ回路と、この回路に対応し
コントロール線とドライブ線との間に配置される強誘電
体コンデンサとを設け、前記インバータ回路は双方の入
力端と出力端とを互いに接続しており、この出力端の各
々が、トランスファトランジスタを介してビット線と のいずれか一方に接続するとともにコントロール線に制
御されるコントロールトランジスタを介して前記コンデ
ンサの一方の電極に接続している、複数個のメモリセル
を含む半導体メモリにおける書込み動作制御方法であっ
て、 電源切断後、電源電圧が通常使用電圧よりも低い所定の
電圧になったとき、この電源電圧の電圧降下によりコン
トロール線をハイレベルして前記コントロールトランジ
スタをON状態にし、かつこのトランジスタのON状態前に
ドライブ線が電源電圧の抵抗分割手段によって電源電圧
の中間電位に印加されており、 さらに、電源電圧が前記所定の電圧より低いローレベル
に至ると、前記コンデンサにバイナリーデータを書込む
動作を実行させるようにしたことを特徴としている。
スタでなる一対のインバータ回路と、この回路に対応し
コントロール線とドライブ線との間に配置される強誘電
体コンデンサとを設け、前記インバータ回路は双方の入
力端と出力端とを互いに接続しており、この出力端の各
々が、トランスファトランジスタを介してビット線と のいずれか一方に接続するとともにコントロール線に制
御されるコントロールトランジスタを介して前記コンデ
ンサの一方の電極に接続している、複数個のメモリセル
を含む半導体メモリにおける書込み動作制御方法であっ
て、 電源切断後、電源電圧が通常使用電圧よりも低い所定の
電圧になったとき、この電源電圧の電圧降下によりコン
トロール線をハイレベルして前記コントロールトランジ
スタをON状態にし、かつこのトランジスタのON状態前に
ドライブ線が電源電圧の抵抗分割手段によって電源電圧
の中間電位に印加されており、 さらに、電源電圧が前記所定の電圧より低いローレベル
に至ると、前記コンデンサにバイナリーデータを書込む
動作を実行させるようにしたことを特徴としている。
（作 用） このような構成により、比誘電率が大きい強電体コンデ
ンサによるメモリセルにおいても通常動作時はSRAMとし
て動作させることができ、 に「０」，「１」のデータを書込む場合、電源電圧が所
定の電圧以下になると、コントロールトランジスタをON
状態にし、コントロール線はHighレベルになる。一方ド
ライブ線は電源投入時より電源電圧の中間電位となって
いるので強誘電体２は1/2Vccによる電荷を得て残留分極
Ｑ（０）を生じ、一方、強誘電体２′は−1/2Vccによる
電荷を得て、残留分極Ｑ（１）を生じることになる。
ンサによるメモリセルにおいても通常動作時はSRAMとし
て動作させることができ、 に「０」，「１」のデータを書込む場合、電源電圧が所
定の電圧以下になると、コントロールトランジスタをON
状態にし、コントロール線はHighレベルになる。一方ド
ライブ線は電源投入時より電源電圧の中間電位となって
いるので強誘電体２は1/2Vccによる電荷を得て残留分極
Ｑ（０）を生じ、一方、強誘電体２′は−1/2Vccによる
電荷を得て、残留分極Ｑ（１）を生じることになる。
したがって、強誘電体にＱ（０）,Q（１）の電荷が確保
されて「０」，「１」のデータが書込まれる。
されて「０」，「１」のデータが書込まれる。
（実施例） 本発明における半導体メモリの書込み動作制御方法を図
面に基づいて説明する。
面に基づいて説明する。
第４図は本発明の方法に関するタイミングチャートを示
したものである。このタイミングチャートは、電源が切
断されて電源電圧Vcc13がHigh（Vcc）からLow（GND）へ
変化するとき、強誘電体メモリへの書込みタイミングに
ついてコントロール線３とドライブ線１の関連を示して
いる。
したものである。このタイミングチャートは、電源が切
断されて電源電圧Vcc13がHigh（Vcc）からLow（GND）へ
変化するとき、強誘電体メモリへの書込みタイミングに
ついてコントロール線３とドライブ線１の関連を示して
いる。
電源切断後、電源電圧が通常使用電圧よりも低い所定の
電圧になったとき、つまり、電源電圧Vcc13がHigh（Vc
c）よりLow（GND）に過渡的に変化するとき、 の「０」，「１」のデータを書込む場合、Vccが一定の
所定電圧以下になると、コントロールランジスタ4,4′
がON状態になるようにコントロール線を制御する。この
場合コントロール線をHigh（Vcc）レベルにする。
電圧になったとき、つまり、電源電圧Vcc13がHigh（Vc
c）よりLow（GND）に過渡的に変化するとき、 の「０」，「１」のデータを書込む場合、Vccが一定の
所定電圧以下になると、コントロールランジスタ4,4′
がON状態になるようにコントロール線を制御する。この
場合コントロール線をHigh（Vcc）レベルにする。
この一定の電源電圧以下になるとコントロールトランジ
スタ4,4′がONする回路としては、たとえば第５図に示
す回路がある。
スタ4,4′がONする回路としては、たとえば第５図に示
す回路がある。
コントロールトランジスタ4,4′がON状態になる前に、
ドライブ線は抵抗分割手段の方法により電源電圧Vccの
中間電圧になっている。
ドライブ線は抵抗分割手段の方法により電源電圧Vccの
中間電圧になっている。
この抵抗分割による方法は、たとえば第６図に示す回路
でなり、電源電圧Vccと接地電圧GNDとの中間電位は、半
導体基板上に形成されるＰ−ウエル,N−ウエル等のＧΩ
単位での抵抗分割によって定められる。
でなり、電源電圧Vccと接地電圧GNDとの中間電位は、半
導体基板上に形成されるＰ−ウエル,N−ウエル等のＧΩ
単位での抵抗分割によって定められる。
こうして中間電位が確保されると、強誘電体2,2′にＱ
（０）,Q（１）の電荷が保持されることになり、
「０」，「１」のデータが書込まれる。
（０）,Q（１）の電荷が保持されることになり、
「０」，「１」のデータが書込まれる。
即ち、強誘電体２はVcc−1/2Vcc＝1/2Vccの電位にな
り、第２図に示すように1/2Vccの電荷を得て残留分極Ｑ
（０）を得ることになる。
り、第２図に示すように1/2Vccの電荷を得て残留分極Ｑ
（０）を得ることになる。
また、反対に強誘電体２′は、GND−1/2Vcc＝−1/2Vcc
の電位になり第２図に示すように−1/2Vccに電荷を得て
残留分極Ｑ（１）を得る。
の電位になり第２図に示すように−1/2Vccに電荷を得て
残留分極Ｑ（１）を得る。
（発明の効果） 本発明における半導体メモリの書込み動作制御方法によ
れば、ドライブ線は抵抗分割手段によりコントロールト
ランジスタのON状態前に電源電圧の中間電位に印加さ
れ、コンデンサに電荷が保持されるので、、電源切断時
の短い時間内にパルスを作るためにドライブする必要が
なく、確実にデータを強誘電体コンデンサ内に書込むこ
とができる。
れば、ドライブ線は抵抗分割手段によりコントロールト
ランジスタのON状態前に電源電圧の中間電位に印加さ
れ、コンデンサに電荷が保持されるので、、電源切断時
の短い時間内にパルスを作るためにドライブする必要が
なく、確実にデータを強誘電体コンデンサ内に書込むこ
とができる。
第１図はSRAMセルに強誘電体メモリを付加した回路図、 第２図は強誘電体の電圧−電荷ヒステリシス曲線図、 第３図は従来のコントロール線とドライブ線のタイミン
グチャート図、 第４図は本発明に係る第３図と同様のタイミングチャー
ト図、 第５図は半導体メモリの動作時に電源電圧が所定電圧以
下になったときコントロールトランジスタをON状態にす
る実施例を示す回路図、 第６図はドライブ線に中間電位を印加するための抵抗分
割方法を示す回路図である。 １……ドライブ線、2,2′……コンデンサ ３……コントロール線 4,4′……コントロールトランジスタ ５……ワード線、６……ビット線 7,8……トランスファトランジスタ 9,10,11,12……トランジスタ
グチャート図、 第４図は本発明に係る第３図と同様のタイミングチャー
ト図、 第５図は半導体メモリの動作時に電源電圧が所定電圧以
下になったときコントロールトランジスタをON状態にす
る実施例を示す回路図、 第６図はドライブ線に中間電位を印加するための抵抗分
割方法を示す回路図である。 １……ドライブ線、2,2′……コンデンサ ３……コントロール線 4,4′……コントロールトランジスタ ５……ワード線、６……ビット線 7,8……トランスファトランジスタ 9,10,11,12……トランジスタ
Claims (1)
- 【請求項１】複数のトランジスタでなる一対のインバー
タ回路と、この回路に対応しコントロール線とドライブ
線との間に配置される強誘電体コンデンサとを設け、 前記インバータ回路は双方の入力端と出力端とを互いに
接続しており、この出力端の各々が、トランスファトラ
ンジスタを介してビット線と のいずれか一方に接続するとともにコントロール線に制
御されるコントロールトランジスタを介して前記コンデ
ンサの一方の電極に接続している、複数個のメモリセル
を含む半導体メモリにおける書込み動作制御方法であっ
て、 電源切断後、電源電圧が通常使用電圧よりも低い所定の
電圧になったとき、この電源電圧の電圧降下によりコン
トロール線をハイレベルにして前記コントロールトラン
ジスタをON状態にし、かつこのトランジスタのON状態前
にドライブ線が電源電圧の抵抗分割手段によって電源電
圧の中間電位に印加されており、 さらに、電源電圧が前記所定の電圧より低いローレベル
に至ると、前記コンデンサにバイナリーデータを書込む
動作を実行させるようにしたことを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263442A JPH0770228B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの書込み動作制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263442A JPH0770228B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの書込み動作制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141883A JPH04141883A (ja) | 1992-05-15 |
| JPH0770228B2 true JPH0770228B2 (ja) | 1995-07-31 |
Family
ID=17389564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263442A Expired - Fee Related JPH0770228B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの書込み動作制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770228B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5390143A (en) * | 1993-05-17 | 1995-02-14 | Micron Semiconductor, Inc. | Non-volatile static memory devices and operational methods |
| JP2003233990A (ja) | 2002-02-08 | 2003-08-22 | Sony Corp | 複合記憶回路構造及び同複合記憶回路構造を有する半導体装置 |
| JP6250955B2 (ja) * | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
-
1990
- 1990-10-01 JP JP2263442A patent/JPH0770228B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04141883A (ja) | 1992-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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