JPH0770232B2

JPH0770232B2 - デ−タ書込み方式

Info

Publication number: JPH0770232B2
Application number: JP10450787A
Authority: JP
Inventors: 康雄飯島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS63271680A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、たとえばICカードのデータメモリなどとして
用いられる半導体メモリのデータ書込み方式に係り、特
にEEPROMの自動ページ書込み方式に関する。

（従来の技術）最近、半導体メモリとして、EPROMに代わり電気的にデ
ータを消去および書換えが可能であるEEPROMが注目され
ている。しかるに、EEPROMは、そのデータ書込み時間が
EPROMのそれよりも長いため各種の改良がなされてき
た。

特に、改良品として目をみはるものは、EEPROM内に数バ
イト分のRAMで構成されたバッファを設け、特定時間内
にこのバッファに書込みを行なっておくだけで、あとは
内部的にバッファの内容をEEPROMに書換えてくれるとい
うものである。これは、バッファに書込む時間がEPROM
と同程度のため、見掛け上、書込み時間が短縮される。
これにはページという概念によりメモリを分割し、メモ
リに供給されるアドレスデータのうち下位数ビットでペ
ージ内のバイトの番号を示し、残りの上位バイトでペー
ジ数を示すといったものである。この概念から、いわゆ
るページ書込み機能と呼ばれている。

ところが、従来は、前記特定時間というものは仕様書上
で記述されているにとどまり、外部装置としてEEPROMに
対するページ書込み動作は、この仕様書上の数値で設計
されることになる。ただし、EEPROMによっては、書込み
環境などの要因により上記特定時間が短くなる場合が生
じたとしても、外部装置としてはあたかも全てのアクセ
スデータが書込まれたと認識してしまうおそれがある。
したがって、EEPROMがデータ受付け状態であるか否かを
外部装置が容易に識別できる方法が要求される。

（発明が解決しようとする問題点）本発明は、上記要望に鑑みてなされたもので、ページ書
込みの際、データの受付けが１バイト目のデータの待ち
状態であるか２バイト目以降のデータの待ち状態である
か、または、データ書込み動作中でデータ受付け不可の
状態であるのかを外部から容易に識別できるデータ書込
み方式を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明は、2ⁿ（ｎは正の整数）列のアクセス単位となる
少なくとも１ビットからなるビット列に分割されるメモ
リと、このメモリに書込まれるべき2ⁿ列のデータを外部
から受付けて保持するデータ保持手段と、このデータ保
持手段に保持されたデータを前記メモリの所定分割領域
に書込む書込み手段とを有し、前記メモリへのデータ書
込みの際、2ⁿ列以下のデータを前記データ保持手段に受
付けた後、前記書込み手段によって前記メモリの所定分
割領域にデータを書込むデータ書込み方式であって、前
記データ保持手段によって受付けたデータの量をカウン
トするカウンタを有し、このカウンタによって所定のデ
ータ量がカウントされた場合の前記書込み手段による書
込み動作を行なわせるとともに、前記カウンタのカウン
ト値に基づき前記データ保持手段によるデータの受付け
が１バイト目のデータの待ち状態であるか２バイト目以
降のデータの待ち状態であるか、または、前記書込み手
段による書込み動作中でデータ受付け不可の状態である
のかをそれぞれ識別し、前記データ保持手段によるデー
タの受付けが１バイト目のデータの待ち状態であるか２
バイト目以降のデータの待ち状態であるか、または、前
記書込み手段による書込み動作中でデータ受付け不可の
状態であるのかをそれぞれ識別できる識別信号を外部へ
出力する制御手段を具備したことを特徴としている。

（作用）ページ書込みの際、データ保持手段によって受付けたデ
ータ量をカウントし、所定のデータ量がカウントされた
場合に書込み手段による書込み動作を行なわせるととも
に、上記カウント値に基づきデータ保持手段によるデー
タの受付けが１バイト目のデータの待ち状態であるか２
バイト目以降のデータの待ち状態であるか、または、書
込み手段による書込み動作中でデータ受付け不可の状態
であるのかをそれぞれ識別し、データ保持手段によるデ
ータの受付けが１バイト目のデータの待ち状態であるか
２バイト目以降のデータの待ち状態であるか、または、
書込み手段による書込み動作中でデータ受付け不可の状
態であるのかをそれぞれ識別できる識別信号を外部へ出
力する制御手段を設けることにより、データの受付けが
１バイト目のデータの待ち状態であるか２バイト目以降
のデータの待ち状態であるか、または、データ書込み動
作中でデータ受付け不可の状態であるのかを外部から容
易に識別できる。したがって、外部装置として効率のよ
い書込みシーケンスが提供できる。

また、１バイト目のデータの待ち状態であるか２バイト
目以降のデータの待ち状態であるかを識別可能とするこ
とにより、外部からは１バイト目のデータが正常に受付
けられたか否かを容易に識別できるため、外部装置との
データの授受に異常があった場合、早い段階で異常の発
生を外部装置が識別可能となる。

（実施例）以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、たとえば64キロビット（8192ワード×８ビッ
ト）のEEPROMの回路構成を示すものである。すなわち、
１はローアドレスラッチで、アドレスデータA₁₂〜A₀の
うち上位８ビットのデータA₁₂〜A₅を後述する制御回路1
0からの信号ｄによりラッチする。２はローアドレスデ
コーダで、ローアドレスラッチ１にラッチされたアドレ
スデータA₁₂〜A₅をデコードすることにより行選択信号
ａを生成する。３は8192ワード×８ビットのメモリセル
アレイである。４はカラムアドレスバッファで、アドレ
スデータA₁₂〜A₀のうち下位５ビットのデータA₄〜A₀を
保持する。５はカラムアドレスデコーダで、カラムアド
レスバッファ４から出力されるアドレスデータA₄〜A₀を
後述する制御回路10からの信号ｅによりデコードするこ
とにより列選択信号b,cを生成する。６はアクセス識別
情報ラッチで、カラムアドレスデコーダ５からの信号ｃ
によりアクセス識別情報をラッチする。７は入力データ
ラッチで、後述する入出力バッファ８から入力された８
ビットのデータをカラムアドレスデコーダ５からの信号
ｃによりラッチする。８は入出力バッファで、後述する
制御回路10からの信号ｈにより８ビットの入出力データ
D₇〜D₀を保持する。９は内部書込みコントローラで、後
述する制御回路10からの信号ｆにより内部書込み処理を
行なう。10は制御回路で、本EEPROMに関する書込みおよ
び読出しの際の制御を司る。制御回路10は、外部から▲
▼信号（ライトイネーブル信号）、▲▼信号
（チップイネーブル信号）、▲▼信号（アウトプッ
トイネーブル信号）が供給されるとともに、外部へ後述
するような書込み状態信号としてのWRB信号およびRRB信
号を出力する。

このように構成されたEEPROMの外部書込みタイミングを
第２図に示す。定常状態においては、WRB信号およびRRB
信号は共に“H"レベルとなっている。ここで、WRB信号
は、書込みバイトの第１バイト目をアクセスすると“L"
レベルとなり、以降の内部書込み処理が終了すると再び
“H"レベルとなる。制御回路10内には、タイマおよびカ
ウンタが含まれている。タイマは、書込みバイトが入力
された後、次のバイト入力の受付け期間を定めるもので
あり、カウンタは、いくつの書込みバイトを受付けたか
をカウントするものである。本実施例では、たとえば32
バイトの受付けにより受付け処理を終了する。また、タ
イマは、リセット後50μｓでオーバーフローするように
なっている。すなわち、あるバイトをアクセスし、次の
バイトをアクセスするまでに50μｓ以上要してしまった
か、またはそれぞれのアクセスは50μｓ以内で、かつ32
バイトアクセスした時点で書込みバイトの受付け処理は
終了する。カウンタのカウントアップおよびタイマのリ
セットは、書込み動作によって生成される入力受付けタ
イマリセット信号（パルス）により行なわれる。この受
付け処理継続中か否かを外部に知らせるのがRRB信号
で、受付け処理を終了すると“L"レベルとなり、以降の
内部書込み処理が終了すると再び“H"レベルとなる。

すなわち、WRB信号およびRRB信号が共に“H"レベルであ
れば、書込みバイトとして第１バイト目の待ち状態であ
り、WRB信号が“L"レベルでRRB信号が“H"レベルであれ
ば、以前に第１バイト目は受付けており、それ以降のバ
イトの受付けが継続中であることを示す。また、WRB信
号およびRRB信号が共に“L"レベルであれば、書込みバ
イト受付け禁止状態で、かつ内部書込み処理が行なわれ
ていることを示す。これにより、外部装置としては上記
３つの状態が容易に識別できる。

さて、WRB信号およびRRB信号が共に“H"レベル状態で書
込みを行なうと、この際の▲▼信号と▲▼信号
との論理積をとった信号（第１図中の信号ｄ）により、
アドレスデータA₁₂〜A₅をローアドレスとしてローアド
レスラッチ１にラッチする。このとき、WRB信号を“L"
レベルにおとす。同時に、カラムアドレスデコーダ５
は、カラムアドレスバッファ４から入力されたアドレス
データA₄〜A₀を▲▼信号と▲▼信号との論理積
をとった信号（第１図中の信号ｅ）によりデコードする
ことにより信号ｃを生成する。ここで、アクセス識別情
報ラッチ６は、32個の１ビットラッチによって構成され
ており、定常状態においてはリセットされていて、信号
ｃにより選択されたラッチがセットされるようになって
いる。また、入力データラッチ７は、８ビット×32ワー
ドのラッチによって構成されており、各ワードは信号ｃ
により選択され、このとき選択されたラッチは入出力バ
ッファ８を介して入力されるデータをラッチする。すな
わち、これにより順序的にA₄〜A₀のデータ値がランダム
になっていても対応するワードに格納され、またデータ
が格納されたワードがどれであるかをアクセス識別情報
ラッチ６が記憶することになる。

第２図の例においては、受付け期間終了時にはローアド
レスラッチ１にはxxという値がラッチされ、入力データ
ラッチ７においては、第１番目の８ビットラッチにはデ
ータａ、第３番目の８ビットラッチにはデータｄ、第４
番目の８ビットラッチにはデータｃ、第７番目の８ビッ
トラッチにはデータｂがそれぞれラッチされており、ア
クセス識別情報ラッチ６においては、第1,第3,第4,第７
ビット目がそれぞれセット状態で、残りは全てリセット
状態となっている。

次に、内部書込み処理について第３図に示すフローチャ
ートを参照しつつ説明する。まず、受付け期間終了跡、
内部書込み用カラムアドレスを“0"にする。これは、内
部書込みコントローラ９内にカラムアドレスジェネレー
タがあり、この出力が第２図に示された内部書込み用カ
ラムアドレスを“00"から“1F"までの値となる。そし
て、この出力をデコードすることにより列選択信号ｉお
よび信号j,kが生成される。

次に、内部書込みコントローラ９は、生成した信号ｊに
よりアクセス識別情報ラッチ６内に対応するラッチを選
択し（つまり、カラムアドレスに対応するアクセス識別
情報を参照し）、これがセットされているか否かを判別
する。セットされていない状態（つまり“0"）であれ
ば、メモリセルアレイ３への書込みは行なわず、カラム
アドレスジェネレータによりアドレスを１つ増加する。
セットされている状態（つまり“1"）であれば、生成し
た信号ｋにより入力データラッチ７内の対応するワード
を選択し（つまり、カラムアドレスに対応した入力デー
タラッチ７のワードを選択し）、そのワード内のデータ
をメモリセルアレイ３に供給し、同時に列選択信号ｉ
（カラムアドレス）と行選択信号ａ（ローアドレス）と
により書込むべきメモリセルを指定するとともに、書込
み許可信号ｌをメモリセルアレイ３に与える。メモリセ
ルアレイ３は、書込み許可信号ｌを受取ると、アドレス
データにより指定されたメモリセル（８ビット）に先に
供給されているデータを記憶する。そして、内部書込み
コントローラ９は、メモリセルアレイ３にデータを書き
終えたことを認識し、カラムアドレスシェネレータによ
りアドレスを１つ増加する。

ただし、カラムアドレスを１つ増加する前にアドレス値
が“1F_H"となっているか否かを判断し、なっていれば信
号ｍによって制御回路10に書込みが終了したことを知ら
せる。制御回路10は、信号ｍによって書込みが終了した
ことを認識すると、WRB信号およびRRB信号をそれぞれ
“H"レベルにするとともに、信号ｇによりアクセス識別
情報ラッチ６の各ラッチを全てリセットし、メモリとし
て定常状態に戻す。

なお、第２図における内部書込み処置期間中は▲▼
信号、▲▼信号および▲▼信号はそれぞれ無効
となる。

次に、読出し動作としては、読出し許可期間（第２図に
おいて内部書込み処理期間以外の期間）に入力された読
出し信号である。▲▼信号および▲▼信号に連
動して行なわれる。この際、制御回路10が読出し動作で
あると認識すると、アドレスデータA₁₂〜A₅はローアド
レスラッチ１を介してローアドレスデコーダ２で行選択
信号ａに変換され、またアドレスデータA₄〜A₀はカラム
アドレスバッファ４を介してカラムアドレスデコーダ５
で列選択信号ｂに変換され、これら行選択信号ａと列選
択信号ｂとにより指定されたメモリセル（８ビット）の
データを読出し、信号ｈにより入出力バッファ８に格納
する。

このように、ページ書込みの際、識別信号（WRB信号、R
RB信号）を外部へ出力し、ページ書込みのために第１バ
イト目を受付けたとき、所定時間が終了したとき（デー
タ受付け処理が終了したとき）、内部書込み処理が終了
したとき、の各時点において、上記識別信号の出力レベ
ルを変化させることにより、第１バイト目の待ち状態、
第２バイト目以降のバイトの受付けが継続中である状
態、書込みバイト受付け禁止状態（内部書込み処理が行
なわれている状態）、の３つの状態が外部から容易に識
別できる。したがって、外部装置として効率のよい書込
みシーケンスが提供できるものである。

また、識別信号（WRB信号、RRB信号）により、１バイト
目の待ち状態であるか、２バイト目以降の待ち状態であ
るかを識別可能とすることにより、外部からは１バイト
目のデータが正常に受付けられたか否かを容易に識別で
きるため、外部装置とのデータの授受に異常があった場
合、早い段階で異常の発生を外部装置が識別可能とな
る。

［発明の効果］以上詳述したように本発明によれば、ページ書込みの
際、データの受付けが１バイト目のデータの待ち状態で
あるか２バイト目以降のデータの待ち状態であるか、ま
たは、データの書込み動作中でデータ受付け不可の状態
であるのかを外部から容易に識別できるデータ書込み方
式を提供できる。

また、本発明によれば、１バイト目のデータの待ち状態
であるか２バイト目以降のデータの待ち状態であるかを
識別可能とすることにより、外部からは１バイト目のデ
ータが正常に受付けられたか否かを容易に識別できるた
め、外部装置とのデータの授受に異常があった場合、早
い段階で異常の発生を外部装置が識別可能となるデータ
書込み方式を提供できる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、第１図
はEEPROMの回路構成を示すブロック図、第２図はデータ
書込みタイミングを示す図、第３図は内部書込み処理を
説明するフローチャートである。１……ローアドレスラッチ、２……ローアドレスデコー
ダ、３……メモリセルアレイ、４……カラムアドレスバ
ッファ、５……カラムアドレスデコーダ、６……アクセ
ス識別情報ラッチ、７……入力データラッチ、８……入
出力バッファ、９……内部書込みコントローラ、10……
制御回路。

Claims

【特許請求の範囲】

【請求項１】2ⁿ（ｎは正の整数）列のアクセス単位とな
る少なくとも１ビットからなるビット列に分割されるメ
モリと、このメモリに書込まれるべき2ⁿ列のデータを外
部から受付けて保持するデータ保持手段と、このデータ
保持手段に保持されたデータを前記メモリの所定分割領
域に書込む書込み手段とを有し、前記メモリへのデータ
書込みの際、2ⁿ列以下のデータを前記データ保持手段に
受付けた後、前記書込み手段によって前記メモリの所定
分割領域にデータを書込むデータ書込み方式であって、前記データ保持手段によって受付けたデータの量をカウ
ントするカウンタを有し、このカウンタによって所定の
データ量がカウントされた場合に前記書込み手段により
書込み動作を行なわせるとともに、前記カウンタのカウ
ント値に基づき前記データ保持手段によるデータの受付
けが１バイト目のデータの待ち状態であるか２バイト目
以降のデータの待ち状態であるか、または、前記書込み
手段による書込み動作中でデータ受付け不可の状態であ
るのかをそれぞれ識別し、前記データ保持手段によるデ
ータの受付けが１バイト目のデータの待ち状態であるか
２バイト目以降のデータの待ち状態であるか、または、
前記書込み手段による書込み動作中でデータ受付け不可
の状態であるのかをそれぞれ識別できる識別信号を外部
へ出力する制御手段を具備したことを特徴とするデータ
書込み方式。