JPH077041B2 - ディジタル集積回路デバイス技術点検回路 - Google Patents

ディジタル集積回路デバイス技術点検回路

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JPH077041B2
JPH077041B2 JP60104923A JP10492385A JPH077041B2 JP H077041 B2 JPH077041 B2 JP H077041B2 JP 60104923 A JP60104923 A JP 60104923A JP 10492385 A JP10492385 A JP 10492385A JP H077041 B2 JPH077041 B2 JP H077041B2
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Description

【発明の詳細な説明】 （ｉ）産業上の利用分野 この発明は一般的には実際の超大規模集積回路動作条件
の下で点検される原型のディジタル設計技術を使用した
リニアフィードバックシフトレジスタに関するもので、
より特定的には回路の点検中に実際的に長い非再現性の
擬似ランダム信号を与える完全２重モードで動作する周
期的冗長検査コード発生器の多項式を採用したリニアフ
ィードバックシフトレジスタに関する。
（ii）発明の背景 超大規模集積（VLSI）ディジタル回路の設計および製造
はディジタル回路設計、デバイス技術の選択、プロセス
技術、デバイス技術遂行検証、およびVLSI製品への前記
技術の導入といういくつかのステップを含む。前記検証
ステップはデバイスが実際に処理しなけばならない信号
を代表する公知のディジタル信号列を印加することと、
テストされる新回路技術の出力をモニタすることからな
る。最適には、これらの信号は実際に印加される信号が
そうであるように少なくともランダム列、すなわち非再
現性であるべきであり、回路の性能についての十分高い
信頼性が得られるように回路を十分に多くの状態に駆動
させるべく多数の異なった列を許容できる十分な長さを
持ったものであるべきである。
そのような回路テスト信号を発生するのに望ましい他の
条件は信号列の再現性と高周波数、信号発生回路の簡易
性、および信号発生回路の低消費電力である。
これらの異なった要求をすべて満たそうとし、また信頼
できる回路検証の合理的な確信と一致しているような多
数のステージを備えたテスト回路原型で検証を行なおう
とするために、現在の方法はリング発振器、ｎ分割カウ
ンタ、非フィードバックシフトレジスタの中に、テスト
対象となるデバイス技術を使用する。小および中規模集
積回路のテストには十分であるが、これらの発生回路は
極めて規則的な、すなわち再現性のある、そしてVLSI回
路に存する信号列と異なる信号列を生成する。さらに、
それらの非再現信号列の長さは選ばれたテスト回路に採
用されているステージの数によって制限される。そのよ
うなテストによって得られる回路パラメータは実際の動
作回路条件でチップに使用されたときデバイスによって
現実化されるものと比べて楽観的になりがちである。
（iii）発明の要約 この発明は選ばれたデバイス技術をデバイス技術遂行時
の高信頼性が得られるようにVLSI回路動作条件を現実的
に模倣した数学的分析によって表わされる十分に高い擬
似ランダム性を有するテスト信号列にさらすようにした
テスト回路を提供する。さらに、発生されるテスト信号
列の長さはテスト回路の内部構造によって制限されない
し、信号列の所望の部分が発生している間、レジスタに
信号列を一時的に蓄える必要性によって制限されない。
したがって、テストされる回路の各回路素子はファンイ
ン、ファンアウト、およびタイミングなどの種々の条件
の下で動作する他の回路素子の近傍に存することに加え
て、準ランダム的な入力を受け、出力パターンを生じ
る。このようにして、永久的なエラーや間欠的なエラー
が一層現われやすく、かつ検出されやすくなる。
この発明によれば、擬似のランダム性はリニアフィード
バックシフトレジスタ回路に関連して採用される標準の
周期的冗長検査コード（CRC）設計を採用することによ
って内部的に得られる。２個のフィードバックシフトレ
ジスタを完全２重モード形式の発生器に展開することに
よって、通常そのようなCRC設計によって課せられる外
部貯蔵による入力列の長さにかかる束縛を除くことがで
きる。また、２個のレジスタに対し異なるクロック位相
を使用することによって模写遅延時間情報を簡単に得る
ことができる。
標準のLRC−８発生多項式が採用される８ビットシフト
レジスタは回路の信頼性に高い信頼レベルを与える。シ
フトレジスタが迅速動作のフリップフロップとゲートで
構成されているので、この回路は非常に高い周波数のテ
スト列を発生することができる。再現性はフィードバッ
クシフトレジスタの内容を所与の初期状態にリセットす
ることにより簡単に得られる。
（iv）実施例の説明 この発明のデバイス設計技術点検技法は排他的論理和
（XOR）ゲートを通して与えられるリニアフィードバッ
クを具備するシフトレジスタからなる。レジスタの段
数、フィードバック素子の配置と相互接続、および初期
設定パターンはこの発明の種々の利点を与える限り実施
例ごとに変えてもよい。第１図はこの発明の教示に従っ
て構成されたそのようなテスト順序発生器の一実施例を
図示する。発生器は直列に接続された８個の遅延（Ｄ）
フリップフロップ12,14,16,18,20,22,24,26を含む８段
シフトレジスタ10から構成され、各フリップフロップの
出力は次の、より大きい数字が付されたフリップフロ
ップの入力に接続される。フリップフロップ26のQ7出力
は排他的論理和（XOR）ゲート28の第１入力を通してフ
リップフロップ12の入力に接続され、レジスタ10の出力
のリニアフィードバックを入力に与える。
テストされるデバイス技術はフリップフロップ12〜26の
１またはそれ以上および／またはレジスタ10に使用され
るXORゲート28に採用される。このデバイス技術をその
ようなすべての回路素子に採用すればこのデバイスから
生じるどのようなエラーもレジスタを通して模写され、
それによって検出の見込みを向上する。
レジスタ10はデータイン入力端子の接続入力データ信号
列を受ける。この入力列はそこからXORゲート28の第２
入力へ導かれる。フリップフロップ26の出力７に発生
した出力はレジスタ10のデータアウト出力端子へ導かれ
る。シフトレジスタ10のクリア入力端子は各フリップフ
ロップ12,14,16,18,20,22,24,26のクリア入力に接続さ
れ、それによってシフトレジスタ10の内容はクリア入力
にハイレベル信号が供給されるとすべてのＤ・フリップ
フロップのＱ出力が零になるよう初期設定される。
レジスタ10はレジスタ10のCLK入力端子に接続されたク
ロックの制御に同期して動作する。クロックパルスはそ
こから各Ｄ・フリップフロップのCL入力へ導かれる。各
フリップフロップは、その入力に供給された信号をクロ
ックパルスが与えられるときにサンプリングし、この信
号を次のクロックパルス受信に従ってＱ出力に出力する
（この信号の相補信号は出力に出力される）。この手
法において、データ信号列はＤ・フリップフロップ26の
７出力に発生されシフトレジスタ10のデータアウト端
子へ導かれる。
８段レジスタ10は８ビットの周期的な冗長検査コード
（CRC−８）を実行し、８ビット長のエラーバーストを
検出する100.00％の機会を持つ。第１図に示されている
Ｄ・フリップフロップ26からＤ・フリップフロップ12に
至る特別なフィードバック径路はLRC−８として知られ
るCRC−８コードの特別な１つをシフトレジスタ10に発
生させる。LRC−８は入力データ列にX8を掛けるととも
に、その答の多項式を（X8＋１）で割った後の余りに相
当する。（たとえば、1982年にReston Publishing Comp
any,Reston,Vaによって発行されたISBN 0-8359-1301-5
の362頁〜367頁におけるWilliam Sinneman氏による「Di
gital,Analog,and Data Communication」を参照された
い。） 上述したようにシフトレジスタ10によって実行される特
別な発生器の多項式は、ここでは（X8＋１）であるが、
実施例ごとに変えてもよい。しかしながら、標準CRC発
生器の多項式の１つを使用すると、種々の標準CRC発生
器多項式のために多くのソース源で作表された信頼性に
ついての確かな評価を得ることができる。
発生器の多項式による割算の余りは、フィードバックシ
フトレジスタ10と同一の第２のリニアフィードバックシ
フトレジスタからなる受信機に伝送されるデータパケッ
トを形成するため入力データ列の末端に付加される。
この発明による動作の典型的なモードはハイレベル信号
をクリア端子に印加することによってレジスタ10をクリ
アすることである。この初期設定に続いて入力データ列
がレジスタ10のデータイン端子に供給され、各ビットは
これをレジスタ10のCLK端子におけるクロックパルスの
到来に同期して受入れる。クロックパルスはまたＤ・フ
リップフロップ12〜24の内容を次段の大きい番号の付さ
れたフリップフロップにシフトする。そしてＤ・フリッ
プフロップ26の７出力は入力データ列から受入れられ
るとともに初段のＤ・フリップフロップ12の入力が導か
れたビットと排他的論理される。入力列の最終ビットが
レジスタ10に取り込まれた後で、レジスタ10の内容、す
なわちフリップフロップ12〜26の出力のビット値は次
の８クロックサイクル中にＤ・フリップフロップ26の
７出力を通してレジスタ10のデータアウト端子に出力さ
れる。発生する８ビットの出力列は第１図のレジスタ10
の場合、入力列との間に次の関係を生じる。
サイクリックな冗長検査コードの性質により、元の入力
列がどのようなものであれ、それにより生じる８ビット
の出力列をその後に付加したデータ列パケットを生成
し、元と同一の状態に再初期設定されたレジスタ10に再
入力した場合には、オリジナルな入力列に関係なく一定
の８ビット余り出力列を生じる。
この性質を利用すれば入力列を外部のシフトレジスタに
貯蔵できる。そして一度出力余りを計算し入力に付加す
れば、全パケットは再初期設定されたフィードバックシ
フトレジスタを通して再循環される。この方法は原型レ
ジスタが、テスト対象となるデバイス技術を使って構成
される応用には好適でない。なぜならば、そのような外
部レジスタはテスト対象となるデバイス技術で構成して
はならないことから高価でテスト処理に適切でないから
である。
第２図に関連して記述されるように、この発明の好まし
い実施例においてはレジスタ10（第１図）と構成におい
てそれぞれ同一の１対のリニアフィードバックシフトレ
ジスタ110,120が使用される。
シフトレジスタ120のデータイン端子をシフトレジスタ1
10のデータアウト端子に接続して２個のレジスタを直列
に動作させるか、または２個のレジスタのデータイン端
子を一緒に接続して２個のレジスタを並列動作させるこ
とができる。スイッチ130はシフトレジスタ110のデータ
アウト端子に接続された第１接点と、シフトレジスタ11
0のデータイン端子に接続された第２接点と、シフトレ
ジスタ120のデータイン端子に接続された可動片を有し
レジスタの直列動作または並列動作を選択できるように
なっている。
周期クロック140は信号線路142,144をそれぞれ経由して
シフトレジスタ110,120のCLK端子に導かれた２個の出力
に周期的なクロックパルスを発生するように設けられ
る。そのクロックパルスの周波数と位相は次に述べる回
路設計確認処理の間、各出力で一致している。
上述の処理に従ってスイッチ130は並列位置に設定され
たシフトレジスタ110,120のクリア端子に供給されるハ
イレベル信号がそれらの内容を初期化する。どんな長さ
でもよい入力データ列がシフトレジスタ110,120のデー
タイン端子に印加される。この列の後、スイッチ130は
直列位置に設定されシフトレジスタ110の内容である８
ビットの余りがレジスタ120のデータイン端子に印加さ
れ、次の８クロック周期の期間にそのレジスタを通して
クロックされる。シフトレジスタ120の発生する８ビッ
トの内容は上述した一定の８ビット余りである。
シフトレジスタ120に含まれる８ビット余りは、レジス
タが正常に動作していれば、入力データ列がどのような
ものであるかにかかわらず、この一定の８ビット余りと
なるはずである。しかし、テストされるデバイス技術の
瑕疵に起因してレジスタ内において誤動作が発生した場
合には、シフトレジスタ120に含まれる８ビット余り
は、この一定の余りとは異なる。したがって、シフトレ
ジスタ120内の８ビット余りを調べることにより、テス
トされるデバイス技術の瑕疵に起因するレジスタ内のど
んな誤動作も簡単にわかる。どんな長さの入力データで
あっても、それを従来と同様な一時的に入力を蓄える必
要性によって制限されないようにすることによって非常
に多くのテスト列がレジスタを活用して行なわれ、それ
ゆえにデバイス技術を非常に多くの状態にテストし、そ
れによって誤動作をもっと容易に発見できる。発見され
るテスト列の擬似ランダム性もまた、従来使用されてい
た規則的な短周期パターンよりも、もっと現実的な状況
にデバイス技術をさらす。最後に、各フリップフロップ
および／またはゲートにデバイス技術を具現することは
回路設計確認の高信頼性を生じる。フリップフロップま
たはゲートによって起こされるどんなエラーもすべての
フリップフロップとゲートに与えられてエラー検出の可
能性を大きくするからである。
第２図の回路によってテストされるデバイス技術におい
て生じる伝送遅延は、各出力で発生されるクロックパル
ス周波数については同一であるが出力は変化しやすい位
相差を持つように同期クロック140を動作させることに
よって測定できる。
レジスタ110と120を直列モードで動作させることによっ
て線路144を通してレジスタ120に入力されるクロック位
相を線路142を通してレジスタ110に入力されるクロック
に比し進ませることができる。余りが一定値から相違す
ることによって最初に誤動作が検出される進相点はデバ
イスの伝送遅延を暗示する。これは誤動作の前に正しい
信号がレジスタ110のデータアウト端子に現われ、たと
えレジスタ120に印加されるクロックが進んだ場合でも
レジスタ120のデータイン端子に適当に取り込まれると
いう事実に基づく。進相クロックパルスがレジスタ120
に到来したとき、レジスタ110のデータアウト端子にま
だ現われている誤った（前の）信号からおそらく生じる
誤動作はデバイス伝送時間遅れの現われである。
【図面の簡単な説明】
第１図は本発明の実施において使用されるリニアフィー
ドバックシフトレジスタの一例を示す図である。第２図
は２つのリニアフィードバックシフトレジスタを使用し
た本発明の実施例を示す図である。 図において、10はリニアフィードバックシフトレジス
タ、12〜26はＤ・フリップフロップ、28は排他的論理和
（XOR）ゲート、110および120はリニアフィードバック
シフトレジスタ、130はスイッチ、そして140は同期クロ
ックである。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】ａ）連続的な入力データ信号源に接続され
    該信号源に応答するとともにテストされる前記デバイス
    技術を含む複数のデバイスから構成された少なくとも１
    個の回路素子を有し連続的な出力データ信号を生じる第
    １リニアフィードバックシフトレジスタ手段と、 ｂ）連続的な入力データ信号に応答し複数の内部状態を
    発生する第２リニアフィードバックシフトレジスタ手段
    と、 ｃ）前記第１リニアフィードバックシフトレジスタ手段
    の出力と、前記連続的なデータ源と、前記第２リニアフ
    ィードバックシフトレジスタ手段の入力とに接続され、
    前記第２シフトレジスタ手段に対する入力を選択するス
    イッチ手段と、 ｄ）前記第１、第２シフトレジスタ手段に接続され前記
    シフトレジスタ手段を周期的に動作させるクロック手段
    とを備え、それによって 前記第２リニアフィードバックシフトレジスタ手段の或
    る内部状態が、前記連続的な入力データ信号源から供給
    されるテスト信号に応じて前記第１リニアフィードバッ
    クシフトレジスタ手段に生ずる前記デバイス技術の誤動
    作に対応し、前記第１リニアフィードバックシフトレジ
    スタ手段に生じた出力は、前記スイッチ手段を通して前
    記第２リニアフィードバックレジスタ手段に前記テスト
    信号が印加された後に、前記スイッチ手段を通して前記
    第２リニアフィードバックレジスタ手段に伝送される、
    ディジタル集積回路デバイス技術点検回路。
  2. 【請求項２】前記第１、第２リニアフィードバックシフ
    トレジスタ手段はそれぞれ前記リニアフィードバックシ
    フトレジスタ手段のレジスタ部を形成する遅延型フリッ
    プフロップ（Ｄ・フリップフロップ）である第１の複数
    の前記回路素子と、前記リニアフィードバックシフトレ
    ジスタ手段のリニアフィードバック径路部を形成する排
    他的論理和（XOR）ゲートである第２の複数の前記回路
    素子とを有し、かつ前記リニアフィードバック径路部は
    標準的な周期的冗長検査コード発生器の多項式を実現す
    ることを特徴とする、特許請求の範囲第１項に記載の点
    検回路。
  3. 【請求項３】前記リニアフィードバックシフトレジスタ
    手段の前記レジスタ部分は８個の前記Ｄ・フリップフロ
    ップからなり、前記リニアフィードバック径路部は１個
    の前記XORゲートからなり、このXORゲートは出力が前記
    ８個のＤ・フリップフロップの最初の段のＤ・フリップ
    フロップの入力に接続されていて、第１入力で前記連続
    的な入力データを受け、第２入力で前記８個のＤ・フリ
    ップフロップの最終段のＤ・フリップフロップの出力を
    受けるようにされ、それによって前記フィードバック径
    路は前記標準的な周期的冗長検査コード発生器の多項式
    （X8＋１）を実現することを特徴とする、特許請求の範
    囲第２項に記載の点検回路。
  4. 【請求項４】ａ）連続的な入力データ信号源に応答する
    とともにテストされる前記デバイス技術を含む複数のデ
    バイスから構成された少なくとも１個の回路素子を有し
    連続的な出力データ信号を生じる第１リニアフィードバ
    ックシフトレジスタ手段を形成するステップと、 ｂ）前記第１リニアフィードバックシフトレジスタ手段
    を初期設定するステップと、 ｃ）連続的な入力データ信号に応答し複数の内部状態を
    発生する第２リニアフィードバックシフトレジスタ手段
    を形成するステップと、 ｄ）前記第２リニアフィードバックシフトレジスタを初
    期設定するステップと、 ｅ）前記第１リニアフィードバックシフトレジスタ手段
    と前記第２リニアフィードバックシフトレジスタ手段に
    連続的な入力データテスト信号列を印加するステップ
    と、 ｆ）連続的な入力データ零信号列の入力から生じる前記
    第１リニアフィードバックシフトレジスタ手段の出力を
    第２リニアフィードバックシフトレジスタ手段の入力に
    供給するステップと、 ｇ）前記第２リニアフィードバックシフトレジスタ手段
    の内部状態を前記テスト信号列に応じて発生する前記デ
    バイス技術の誤動作を表わすものとして監視するステッ
    プとから成る、ディジタル集積回路デバイス技術点検方
    法。
  5. 【請求項５】前記第１、第２リニアフィードバックシフ
    トレジスタ手段はそれぞれ前記リニアフィードバックシ
    フトレジスタ手段のレジスタ部を形成する遅延型フリッ
    プフロップ（Ｄ・フリップフロップ）である第１の複数
    の前記回路素子と、前記リニアフィードバックシフトレ
    ジスタ手段のリニアフィードバック径路部を形成する排
    他的論理和（XOR）ゲートである第２の複数の前記回路
    素子とを有し、かつ前記リニアフィードバック径路部は
    標準的な周期的冗長検査コード発生器の多項式を実現す
    ることを特徴とする、特許請求の範囲第４項に記載のデ
    バイス技術点検方法。
  6. 【請求項６】前記第１、第２リニアフィードバックシフ
    トレジスタ手段の前記レジスタ部分は８個の前記Ｄ・フ
    リップフロップからなり、前記リニアフィードバック径
    路部は１個の前記XORゲートからなり、このXORゲートは
    出力が前記８個のＤ・フリップフロップの最初の段のＤ
    ・フリップフロップの入力に接続され、第１入力で前記
    連続的な入力データを受け、第２入力で前記８個のＤ・
    フリップフロップの最終段のＤ・フリップフロップの出
    力を受けるようにされ、それによって前記フィードバッ
    ク径路は前記標準的な周期的冗長検査コード発生器の多
    項式（X8＋１）を実現することを特徴とする、特許請求
    の範囲第５項に記載のデバイス技術点検方法。
  7. 【請求項７】前記第１、第２リニアフィードバックシフ
    トレジスタ手段はそれぞれさらに同期クロックパルスに
    応答すること、およびステップ（ｆ）はさらに前記零信
    号列を前記第１リニアフィードバックシフトレジスタ手
    段へ印加する時点よりも位相的に進んだ前記クロックパ
    ルスによって前記第１リニアフィードバックシフトレジ
    スタ手段の出力を供給することを要件にし、かつステッ
    プ（ｇ）はさらに前記位相の進みが増加し、それによっ
    て前記第１リニアフィードバックシフトレジスタ手段に
    信号伝送遅れが確認されるとき前記第２リニアフィード
    バックシフトレジスタ手段の内部の状態によって表わさ
    れる前記誤動作を監視することを要件とすることを特徴
    とする、特許請求の範囲第４項に記載のデバイス技術点
    検方法。
JP60104923A 1984-05-17 1985-05-16 ディジタル集積回路デバイス技術点検回路 Expired - Lifetime JPH077041B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/611,450 US4713605A (en) 1984-05-17 1984-05-17 Linear feedback shift register for circuit design technology validation
US611450 2000-07-06

Publications (2)

Publication Number Publication Date
JPS60259973A JPS60259973A (ja) 1985-12-23
JPH077041B2 true JPH077041B2 (ja) 1995-01-30

Family

ID=24449069

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8626517D0 (en) * 1986-11-06 1986-12-10 Int Computers Ltd Testing programmable logic arrays
GB8626516D0 (en) * 1986-11-06 1986-12-10 Int Computers Ltd Testing programmable logic arrays
JPS63182585A (ja) * 1987-01-26 1988-07-27 Toshiba Corp テスト容易化機能を備えた論理回路
US5033048A (en) * 1988-04-01 1991-07-16 Digital Equipment Corporation Memory selftest method and apparatus same
US5228045A (en) * 1990-08-06 1993-07-13 Ncr Corporation Test driver for connecting a standard test port integrated circuit chip to a controlling computer
US5991909A (en) * 1996-10-15 1999-11-23 Mentor Graphics Corporation Parallel decompressor and related methods and apparatuses
US6675338B1 (en) * 2000-08-09 2004-01-06 Sun Microsystems, Inc. Internally generated vectors for burnin system
US6883132B1 (en) 2000-09-29 2005-04-19 Rockwell Automation Technologies, Inc. Programmable error checking value circuit and method
US6665760B1 (en) 2000-09-29 2003-12-16 Rockwell Automation Technologies, Inc. Group shifting and level shifting rotational arbiter system
US6556021B1 (en) * 2000-11-29 2003-04-29 Lsi Logic Corporation Device frequency measurement system
GB2375463A (en) * 2001-05-08 2002-11-13 Ubinetics Ltd Configurable encoder
JP4254201B2 (ja) * 2002-10-31 2009-04-15 ソニー株式会社 スクランブラ、送信装置および受信装置
DE102005024917A1 (de) * 2005-05-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Dynamische Synchronisierersimulation
US7668893B2 (en) * 2005-08-30 2010-02-23 Micron Technology, Inc. Data generator having linear feedback shift registers for generating data pattern in forward and reverse orders
WO2007034935A1 (en) * 2005-09-21 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit
CA2664620A1 (en) * 2009-05-07 2009-07-20 Avalon Microelectronics, Inc. Pseudo-random bit sequence generator
US8949493B1 (en) * 2010-07-30 2015-02-03 Altera Corporation Configurable multi-lane scrambler for flexible protocol support
CN111105825B (zh) * 2018-10-26 2024-08-23 长鑫存储技术有限公司 移位寄存器电路、动态随机存储器和电路控制方法
CN113030709B (zh) * 2021-04-06 2022-06-24 中国科学院上海微系统与信息技术研究所 超导高频测试系统和方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3976864A (en) * 1974-09-03 1976-08-24 Hewlett-Packard Company Apparatus and method for testing digital circuits
US4340857A (en) * 1980-04-11 1982-07-20 Siemens Corporation Device for testing digital circuits using built-in logic block observers (BILBO's)

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