JPH0770594B2 - 感光性ポリイミドポリマー組成物を用いるマルチレベルコプレーナ伝導体/絶縁体フィルムを形成する方法 - Google Patents

感光性ポリイミドポリマー組成物を用いるマルチレベルコプレーナ伝導体/絶縁体フィルムを形成する方法

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JPH0770594B2
JPH0770594B2 JP3089343A JP8934391A JPH0770594B2 JP H0770594 B2 JPH0770594 B2 JP H0770594B2 JP 3089343 A JP3089343 A JP 3089343A JP 8934391 A JP8934391 A JP 8934391A JP H0770594 B2 JPH0770594 B2 JP H0770594B2
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  • Formation Of Insulating Films (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の背景】
【1.技術分野】本発明は、VLSI半導体チップ、基
板及び組立体の製造に関し、そしてさらに特別には、基
体の上にマルチレベルコプレーナ金属絶縁体フィルムを
形成する方法に関する。
【0002】
【2.先行技術の説明】VLSI半導体チップ処理の分
野においては、マルチレベル金属パターンがデバイスを
相互連結するために使用される。これを達成するための
一つの技術は、IBM Tech. Discl. Bull.、 Vol. 25、 No.
10(Mar. 1983)、pp.5309〜5314中に開示されてい
る。ここでは第一の金属パターンは、絶縁体層中に形成
される。絶縁体層が沈着され、そして一連のホール(hol
es)が相互連結[またはスタッドビア(stud vias)]が
望まれる位置においてこの層を通してエッチングされ
る。ホールは金属によって充填され、過剰金属は盛り上
がり、そしてもう一つの絶縁体層が沈着される;この層
がパターン化され、そして金属がこれらの開口部中に沈
着され、かくして第一の金属パターンと接触させられ
る。しかしながらそれがマスキング及びエッチング工程
の数回の反復(sequences)を含むので、この方法は扱い
にくくそして実施するために費用がかかる。
【0003】より簡単なアプローチは、1988年12
月6日にChowらに発行された米国特許4,789,648
中に示されていて、それは以下の工程を含む:すなわち
金属パターンを含む下に横たわる絶縁体層の上に絶縁体
層を沈着すること;エッチング停止層を付与すること;
エッチング停止層中にホールを規定すること;もう一つ
の絶縁体層を沈着すること;エッチング停止層中にホー
ルと整合させて上方の絶縁体層中に開口(または配線チ
ャンネル)部をエッチングすること、そして第一絶縁体
層の中にエッチングを延長させて、ビアホール(via ho
le)を形成すること;チャンネル及びビアホールを金属
によって溢れ出るほど充填すること(overfilling);そ
して次に過剰金属を除去してコプレーナ金属/絶縁体表
面を形成すること。この方法は、上で述べた論文中で開
示された方法より複雑ではないが、それにもかかわら
ず、それはまだビアホール及び配線チャンネルを形成す
るためのマスキング及びエッチング工程の二つの反復を
含む。
【0004】ピラー(pillar)プロセスとして知られて
いるその他の従来の技術は、1986年11月4日にGo
odnerに発行された米国特許4,621,045中に例示
されていて、その中では、伝導性のピラー(支柱)は金
属の二つの層を連結するために絶縁体層中に備えられて
いる。しかしながらこの方法はまた、多重のマスキング
及びエッチングの反復を伴う高度な複雑性を有する。
【0005】
【発明の要約】次に本発明に従って、感光性ポリイミド
ポリマー組成物から成る少なくとも二つの絶縁体層を使
用する、より扱いにくくない方法が提供される。開口部
はマスキング層及びパターン転写ステップの使用を必要
とすることなしに、直接に絶縁体層中に形成される。少
なくとも部分的に整合されている開口部は伝導体物質に
よって同時に充填され、そして上方の絶縁体層の上に横
たわる物質はコプレーナ伝導体/絶縁体フィルムを達成
するために除去される。これらのプロセス工程を繰り返
して、付加的コプレーナ伝導体/絶縁体フィルムを形成
することができる。
【0006】好ましい実施態様においては、本方法は最
初に感光性ポリイミドポリマー組成物から成る第一層を
基体に付与することによってマルチレベルコプレーナ伝
導体/絶縁体フィルムを基体の上に形成することを含
む。現像停止層を第一層に付与し、そして感光性ポリイ
ミドポリマー組成物から成る第二層を現像停止層に付与
する。第二層を現像停止層の一部を選択的に露光するよ
うに、像状に露光しそして現像し、そして露光部分を除
去する。第一層を基体の領域を選択的に露光するように
像状に露光しそして現像する(ここで、第一層中に形成
される開口部は、第二層中に形成された開口部の少なく
とも一部と整合されている)。伝導体物質を第二層の上
並びに第一及び第二層中の開口部中に沈着させ、そして
次に第二層の上に横たわる伝導体物質を除去して、伝導
体物質の表面及び第二層を同一平面にする。
【0007】本発明の上述の及びその他の目的、特徴及
び利点は、本発明の好ましい実施態様の以下のさらに特
別な説明から明白になるであろう。
【0008】
【好ましい実施態様の詳細な説明】図1を参照して説明
すると、本方法は、第一絶縁体層1を全体として番号2
によって示されている処理された半導体基体に付与する
ことによって始まる。典型的には基体2は、伝導体物質
4のパターンを含む平面化された絶縁体層3から成る。
一般に絶縁体層3は、集積回路チップの上に配設され、
そして伝導体物質4は、チップ中に形成されたデバイス
(図示しない)に治金的に接触している(iscontact met
allurgy)。好ましくは第一絶縁体層1は、約20〜6
0秒の間、約2000〜6000rpmで、スピン付与に
よって基体2の上に沈着され、そして次に約10〜30
分の間、約70〜90℃の温度でベークされる。それは
接着を改善するために従来の接着促進剤、例えばメタノ
ール中の0.1%の3アミノプロピルトリエトキシシラ
ン(名称“A1100”下でUnion Carbideから商業的
に入手できる)を、第一絶縁体層1を沈着する前に基体
に付与することもまた好ましいことに注目すべきであ
る。一般に平面化された絶縁体層3は、通常二酸化ケイ
素またはリフローされたリンシリケートガラスから成
り、そして伝導体物質4は例えば銅ドープされたアルミ
ニウムまたはドープされた多結晶シリコンでよい。
【0009】次に現像停止物質5の比較的薄い層、例え
ばケイ素、二酸化ケイ素、スピン−オン−グラスまたは
ポリシロキサンを第一絶縁体層1の上に堆積させる。次
に、第二絶縁体層6を、好ましくは第一絶縁体層1の付
与のために上で述べた条件下で現像停止層5の上に堆積
させる。一般に第一絶縁体層を典型的に約0.2〜1ミ
クロン、好ましくは約0.6〜0.7ミクロンの範囲の厚
さで付与し、一方第二絶縁体層6は通常約0.05〜1.
2ミクロン、好ましくは約0.2〜0.5ミクロンの範囲
の厚さを有する。言及したように、現像停止層は比較的
薄く、一般に約0.01〜0.1ミクロン、好ましくは約
0.025〜0.05ミクロンの範囲の厚さを有する。
【0010】絶縁体層1及び6の両方が感光性ポリイミ
ドポリマー組成物から成ることは、本発明の重要な特徴
である。従って、開口部の所望のパターンを別のマスキ
ング層の付与及びそれに続く像状転写工程を必要とする
ことなしに、直接に層1及び6の各々の中に形成するこ
とができる。適当な感光性ポリイミドポリマー組成物は
例えば、1986年12月16日にPfeiferに発行され
た米国特許4,629,777;1987年4月14日に
Pfeiferに発行された米国特許4,657,832;19
87年10月6日にPfeiferらに発行された米国特許4,
698,295;及び1987年4月7日にRohdeらに発
行された米国特許4,656,116中に開示されてい
て、それらの全体の開示は引用によって本明細書中に組
み込まれる。好ましくはポリマー組成物は、一般式
【化3】 [式中、Rは脂肪族基、例えばメチルを表し、そして
R′は存在する場合は脂肪族置換基を表し、Rと同一ま
たは異なっていてもよい]を持つ構造単位を有する完全
にイミド化された溶媒可溶性ポリイミド、及びこのポリ
マーにとって適当な溶媒から成る(R′置換基は、感光
速度を高めまたはポリマーのTg値を増すことができ
る)。このような感光性ポリイミドポリマー組成物は、
Pfeiferら、“Direct Photoimaging of Fully Imidized
Solvent-Soluble Polyimides”、Second Internationa
l Conference onPolyimides、 Mid-Hudson Section SPE、
Ellenville、 N.Y.(1985年10月30日〜11月
1日)中に開示されていて、それらの全体の開示は、引
用によって本明細書中に組み込まれる。特に好ましい実
施態様においては、Ciba-Geigy Corp.から商業的に入手
できる“PROBIMIDE 400”シリーズ、好ましくは“PR
OBIMIDE 408”を用いる。
【0011】図2を参照して説明すると、第二絶縁体層
6を従来の様式で所定のパターンで放射線、例えばUV
光に露光させる。露光工程の間に第一絶縁体層1もま
た、同じパターンで露光されることに注目すべきであ
る。好ましい実施態様においては絶縁体層1及び6の両
方は、ネガ作用する感光性ポリイミドポリマー組成物か
ら成り、その結果それぞれ7及び8と名付けられた未露
光部分は適当な現像液で除去し得る。現像停止層5は、
露光領域において、下に横たわる絶縁体層1に放射線を
透過することが可能である物質から選ばれることもまた
注目すべきである。
【0012】図3を参照して説明すると、露光工程に続
いて第二絶縁体層6の一部を選択的に露光するためまた
は現像停止層5の一部を現わすために除去する。例え
ば、“PROBIMIDE 408”を感光性ポリイミドポリマー
組成物として使用するとき、第二絶縁体層6の未露光部
分8を好ましくは従来の現像液、例えばγ−ブチルロラ
クトンでスプレーすることによって除去する。一般に現
像時間は、第二絶縁体層6の厚さ並びに当業者に知られ
ているその他の要因に依存するであろう。現像停止層5
は、下に横たわる第一絶縁体層1の現像を防止する役割
を果すことに注目すべきである。
【0013】図4を参照して説明すると、次に現像停止
層5の露光部分を好ましくはウエットケミカルエッチン
グ液、例えば水中の20重量%のKOH/2容量%のイ
ソプロピルアルコールによって除去する。しかしながら
ドライエッチング技術もまた当業者には当然明白である
ように用いることができる。図5を参照して説明する
と、次に第一絶縁体層1を従来の様式で所定のパターン
で放射線、例えばUV光に露光させる。第二絶縁体層6
については、第一絶縁体層1の未露光部分9を上で述べ
たような様式で、基体2の領域を選択的に露光するため
に除去する。図6に示されているように、第一絶縁体層
1中に形成される開口部は、第二絶縁体層6中に形成さ
れた開口部と少なくとも部分的に整合している。第一絶
縁体層1中の開口部を基体2中のパターン4を生じさせ
るために接触させる。この構造は図6に示されているよ
うに、第二絶縁体層6中の開口部(即ち、配線チャンネ
ル)中に及び第一絶縁体層1中の開口部(即ち、スタッ
ドビア)中に、伝導体物質の同時の形成を可能にする。
【0014】図6に示されているような構造体は、次に
ポリイミド層1及び6を硬化させるように加熱工程が施
される。一般にこの工程は以下で議論されるように、伝
導体物質10を付与する予定の温度より少なくとも約1
0℃高い温度で実施される。典型的にはこの温度は少な
くとも約350℃であり、そして通常用いられる伝導体
物質10に依存して、約350℃〜450℃の範囲内に
ある。
【0015】次に図7で示されているように、層1及び
6中の開口部は伝導体物質10、好ましくは金属、例え
ばアルミニウム、銅、Al−Cu、Al−Siまたはタ
ングステンで、好ましくは物理的蒸着、例えば蒸発(eva
poration)若しくはスパッタリング、化学的蒸着によっ
てまたはめっきによって溢れるほど充填される。伝導体
物質10の厚さが少なくとも絶縁体層1及び6並びに現
像停止層5の合わせられた厚さほど厚いことに注目すべ
きである。
【0016】次の工程においては図8に示されているよ
うに、第二絶縁体層6の上に横たわる伝導体物質10を
伝導体物質10の表面及び第二絶縁体層6を同一平面に
するように除去する。これを達成するための好ましい方
法は例えば、1987年6月3日、Beyerらによって発
行されたEur. Pat. Appln.、No. 0,223,920中に教示さ
れたような化学的−機械的研磨(polishing)を使用する
ことによっていて、その全体の開示は引用によって本明
細書中に組み込まれる。その方法は、伝導体フィルムで
ある一つの層及び絶縁体フィルムであるもう一つの層の
上に形成されている平坦でない下に横たわる層の表面を
さらす(expose)ための上に横たわる層の同時の化学的
及び機械的研磨を含む。研磨パッド及びスラリーを使用
して、この方法は上に横たわる層の上方の表面が下に横
たわる層の表面と同一平面になるまで下に横たわる層よ
り速い速度で上に横たわる層を除去する。もう一つの代
替法として同一平面化は、当業者に当然明白であるべき
であるように標準の犠牲的(sacrificial)平面化方
法、例えばエッチバックによって達成することができ
る。
【0017】伝導体層10が半導体構造体の最後の金属
レベルである場合には、最後のパッシベーション絶縁体
を基体の上に付与する。そうでなくて金属化(metalliz
ation)の付加的レベルを形成する予定であるならば、
上で述べたような工程を所望の各々のレベルのために繰
り返す。
【0018】当業者には明白であるように、種々の改変
を本方法中で行うことができる。例えば現像停止層5の
ための物質の選択に依存して、現像停止層5の露光部分
を除去する前に、第一絶縁体層1を第二露光工程におい
て像状に露光することができる。しかしながら上で記し
たように、一般には現像停止層5の露光部分を最初に除
去することが好ましい。何故ならば一般的に言って、こ
れが第一絶縁体層1のより良い露光を与えるであろうか
らである。
【0019】金属の付与及び同一平面化に先立つこの実
施態様のための見本の方法は、以下の通りである:金属
(metallization)のパターンを含む加工された半導体
基体に、メタノール中の0.1%の3−アミノプロピル
トリエトキシシラン(名称“A1100”下でUnion Car
bideから商業的に入手できる)をスピン付与する;50
0rpmで“PROBIMIDE 408”をスピン付与し、次に2
5秒間4,000rpmで保持する;20分間80℃でベー
クする;化学的蒸着によってSiを付与する;“PROBIM
IDE 408”をスピン付与しそして上のようにベークす
る; UV光(365nmで270mj)に露光させる;5
00rpmでのγ−ブチロラクトンの45秒のスプレーに
よって第二“PROBIMIDE 408”層を現像する;500
rpmでのキシレンの20秒のスプレーによってリンスす
る;Nによって乾燥する;水中の20重量%KOH/
2容量%イソプロピルアルコール中への浸漬によってS
iをエッチングする;UV光(365nmで270mj)に
露光させる;上のように現像、リンス及び乾燥する:そ
して350℃にランプ硬化させる。
【0020】このように本発明は、別のマスキング層及
び像転写工程の必要なしに、絶縁体層中に直接所望のチ
ャンネル及びスタッドビアを形成することによって、マ
ルチレベルコプレーナ伝導体/絶縁体フィルムを供給す
る。従って絶縁体層中に形成されたパターンを損傷する
可能性があるレジスト剥離(stripping)操作の必要もま
た回避される。
【0021】本発明をその好ましい実施態様に関して特
に示しそして説明してきたが、本発明の精神及び範囲か
ら逸脱することなく、形態及び詳細における種々の変化
を為すことができることは当業者によって理解されるで
あろう。
【図面の簡単な説明】
【図1〜8】本発明の好ましい実施態様の方法の種々の
段階で生成する構造を図示する半導体構造の断面図であ
る。
【符号の説明】
1 第一絶縁体層 2 半導体基体 3 絶縁体層 4,10 伝導体物質 5 現像停止層 6 第二絶縁体層 7,8,9 未露光部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーター・ウエリング・カーンタ アメリカ合衆国バーモント州(05446)コ ルチエスター.グランドビユーロード(番 地なし) (72)発明者 ローズマリー・アン・プレビテイ−ケリー アメリカ合衆国バーモント州(05477)リ ツチモンド.アール・デイー1.ボツクス 213−7 (72)発明者 ジエイムズ・ガードナー・ライアン アメリカ合衆国バーモント州(05452)エ セツクスジヤンクシヨン.ブリガムヒルロ ード97 (56)参考文献 特開 昭62−102544(JP,A)

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 伝導体パターンを有する基板上に感光性
    ポリイミドポリマー組成物からなる第1層を付与する工
    程; 照射光を第1層へ透過可能な物質からなる現像停止層を
    第1層に付与する工程; 感光性ポリイミドポリマー組成物からなる第2層を現像
    停止層に付与する工程; 第1層および第2層を像露光し、次いで第2層を現像し
    て現像停止層の一部を選択的に露出させる工程; 現像停止層の露出部分を除去する工程; 第1層を像露光し現像して基板を選択的に露出させ、第
    1層に形成した開口部を第2層に形成した開口部の少な
    くとも一部と整合させる工程; 第2層上および第1層および第2層の開口部中に伝導体
    物質をデポシットする工程;および、 第2層上に存在する伝導体物質を除去し、伝導体物質と
    第2層の表面を同一平面にする工程; からなることを特徴とする伝導体パターンを有する基板
    上にマルチレベルのコプレーナ伝導体/絶縁体フィルム
    を形成する方法。
  2. 【請求項2】 感光性ポリイミドポリマー組成物が、一
    般式 【化1】 (ここに、Rは脂肪族基、R′はRと同一または相異な
    る任意の脂肪族基を表す)で表される構造単位の完全に
    イミド化された溶剤可溶性のポリイミド、および溶剤か
    らなる請求項1記載の方法。
  3. 【請求項3】 現像停止層がシリコン、二酸化ケイ素、
    スピン−オン−グラスおよびポリシロキサンよりなる群
    から選ばれる請求項1記載の方法。
  4. 【請求項4】 伝導体がアルミニウム、銅、Al−C
    u、Al−Siおよびタングステンよりなる群から選ば
    れた金属である請求項1記載の方法。
  5. 【請求項5】 第1層を現像停止層の露出した部分を除
    去する前に像露光する請求項1記載の方法。
  6. 【請求項6】 第1層が0.2〜1ミクロンの厚さを有
    し、第2層が0.05〜1.2ミクロンの厚さを有し、
    そして現像停止層が0.01〜0.1ミクロンの厚さを
    有する請求項1記載の方法。
  7. 【請求項7】 第2層上に存在する伝導体物質を、化学
    −機械研磨により除去する請求項1記載の方法。
  8. 【請求項8】 工程を繰り返し追加のコプレーナ伝導体
    /絶縁体フィルムを形成する請求項1記載の方法。
  9. 【請求項9】 伝導体パターンを有する基板上に感光性
    ポリイミドポリマー組成物からなる第1層をデポシット
    する工程; 照射光を第1層へ透過可能な物質からなる現像停止層を
    第1層上にデポシットする工程; 感光性ポリイミドポリマー組成物からなる第2層を現像
    停止層上にデポシットする工程; 第1層および第2層を像露光する工程; 現像液を基板に噴霧し第2層の一部を除去して現像停止
    層の一部を選択的に露出させる工程; エッチングにより現像停止層の露出部分を除去する工
    程; 第1層を像露光する工程; 現像液を基板に噴霧し第1層の一部を除去して基板を選
    択的に露出させ、第1層に形成した開口部を第2層に形
    成した開口部の少なくとも一部と整合させる工程; 第2層上および第1層および第2層の開口部中に伝導体
    物質をデポシットする工程;および、 第2層上に存在する伝導体物質を除去し、伝導体物質と
    第2層の表面を同一平面にする工程; からなることを特徴とする伝導体パターンを有する基板
    上にマルチレベルのコプレーナ伝導体/絶縁体フィルム
    を形成する方法。
  10. 【請求項10】 感光性ポリイミドポリマー組成物が、
    一般式 【化2】 (ここに、Rは脂肪族基、R′はRと同一または相異な
    る任意の脂肪族基を表す)で表される構造単位の完全に
    イミド化された溶剤可溶性のポリイミド、および溶剤か
    らなる請求項9記載の方法。
  11. 【請求項11】 現像停止層がシリコン、二酸化ケイ
    素、スピン−オン−グラスおよびポリシロキサンよりな
    る群から選ばれ;伝導体がアルミニウム、銅、Al−C
    u、Al−Siおよびタングステンよりなる群から選ば
    れた金属である請求項9記載の方法。
  12. 【請求項12】 第1層が0.6〜0.7ミクロンの厚
    さを有し、第2層が0.2〜0.5ミクロンの厚さを有
    し、そして現像停止層が0.025〜0.05ミクロン
    の厚さを有する請求項9記載の方法。
  13. 【請求項13】 工程を繰り返し追加のコプレーナ伝導
    体/絶縁体フィルムを形成する請求項9記載の方法。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5217566A (en) * 1991-06-06 1993-06-08 Lsi Logic Corporation Densifying and polishing glass layers
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
US5397863A (en) * 1991-09-13 1995-03-14 International Business Machines Corporation Fluorinated carbon polymer composites
US5310622A (en) * 1992-05-29 1994-05-10 Sgs-Thomson Microelectronics, Inc. Method of patterning a reflective surface in an integrated circuit
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5425337A (en) * 1992-11-19 1995-06-20 Izusu Ceramics Research Institute Co., Ltd. Pre-chamber type engine
US5869175A (en) * 1994-01-31 1999-02-09 Stmicroelectronics, Inc. Integrated circuit structure having two photoresist layers
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
JP3469976B2 (ja) * 1995-10-19 2003-11-25 三菱電機株式会社 多層配線の形成方法
US5888896A (en) * 1996-06-27 1999-03-30 Micron Technology, Inc. Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US6143640A (en) * 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
US6127721A (en) * 1997-09-30 2000-10-03 Siemens Aktiengesellschaft Soft passivation layer in semiconductor fabrication
KR100252049B1 (ko) * 1997-11-18 2000-04-15 윤종용 원자층 증착법에 의한 알루미늄층의 제조방법
US6265780B1 (en) * 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6107006A (en) * 1999-01-18 2000-08-22 Winbond Electronics Corp. Method for forming pattern
FR2789804B1 (fr) 1999-02-17 2002-08-23 France Telecom Procede de gravure anisotrope par plasma gazeux d'un materiau polymere dielectrique organique et application a la microelectronique
US6803327B1 (en) 1999-04-05 2004-10-12 Taiwan Semiconductor Manufacturing Company Cost effective polymide process to solve passivation extrusion or damage and SOG delminates
US6509259B1 (en) * 1999-06-09 2003-01-21 Alliedsignal Inc. Process of using siloxane dielectric films in the integration of organic dielectric films in electronic devices
US6387810B2 (en) * 1999-06-28 2002-05-14 International Business Machines Corporation Method for homogenizing device parameters through photoresist planarization
US6313025B1 (en) * 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
US6428942B1 (en) 1999-10-28 2002-08-06 Fujitsu Limited Multilayer circuit structure build up method
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
US6798073B2 (en) 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
KR20250113446A (ko) * 2022-12-28 2025-07-25 후지필름 가부시키가이샤 적층체의 제조 방법, 감광성 수지 조성물, 및, 반도체 부재의 제조 방법
JPWO2024143212A1 (ja) * 2022-12-28 2024-07-04

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0019391B1 (en) * 1979-05-12 1982-10-06 Fujitsu Limited Improvement in method of manufacturing electronic device having multilayer wiring structure
JPS5850417B2 (ja) * 1979-07-31 1983-11-10 富士通株式会社 半導体装置の製造方法
US4657832A (en) * 1983-05-18 1987-04-14 Ciba-Geigy Corporation Photosensitive polymers as coating materials
US4629777A (en) * 1983-05-18 1986-12-16 Ciba-Geigy Corporation Polyimides, a process for their preparation and their use
US4656116A (en) * 1983-10-12 1987-04-07 Ciba-Geigy Corporation Radiation-sensitive coating composition
EP0167051B1 (de) * 1984-06-29 1988-10-12 Siemens Aktiengesellschaft Thermostabiles, durch Bestrahlung vernetzbares Polymersystem auf der Basis von Bisphenolen und Epichlorhydrin sowie Verfahren zu seiner Verwendung
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
US4698295A (en) * 1984-11-16 1987-10-06 Ciba-Geigy Corporation Polyimides, a process for their preparation and their use, and tetracarboxylic acids and tetracarboxylic acid derivatives
US4621045A (en) * 1985-06-03 1986-11-04 Motorola, Inc. Pillar via process
US4665007A (en) * 1985-08-19 1987-05-12 International Business Machines Corporation Planarization process for organic filling of deep trenches
US4786569A (en) * 1985-09-04 1988-11-22 Ciba-Geigy Corporation Adhesively bonded photostructurable polyimide film
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4842991A (en) * 1987-07-31 1989-06-27 Texas Instruments Incorporated Self-aligned nonnested sloped via
US4997746A (en) * 1988-11-22 1991-03-05 Greco Nancy A Method of forming conductive lines and studs

Also Published As

Publication number Publication date
DE69114759D1 (de) 1996-01-04
US5091289A (en) 1992-02-25
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DE69114759T2 (de) 1996-06-20
EP0455031A2 (en) 1991-11-06
EP0455031A3 (en) 1992-04-22
JPH04229638A (ja) 1992-08-19

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