JPH0565049B2 - - Google Patents

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JPH0565049B2
JPH0565049B2 JP62176104A JP17610487A JPH0565049B2 JP H0565049 B2 JPH0565049 B2 JP H0565049B2 JP 62176104 A JP62176104 A JP 62176104A JP 17610487 A JP17610487 A JP 17610487A JP H0565049 B2 JPH0565049 B2 JP H0565049B2
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JP
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layer
insulating layer
studs
photoresist layer
photoresist
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Arui Buruukusu Gasu
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International Business Machines Corp
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International Business Machines Corp
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    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
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    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts

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  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は非極性表面の平坦化方法に係り、更に
詳しくは、多層配線構造の平坦化方法に関する。
Ｂ 従来技術 半導体チツプは、配線パターンにより相互接続
されている半導体素子部のアレイより構成されて
いる。配線パターン即ち網目構造体はしばしば多
層状態であり、多層状の配線パターンは石英（酸
化シリコン）等の絶縁体により互いに分離されて
いる。絶縁体（絶縁層）の厚さは、配線層間のキ
ヤパシタンスを最小化し且つ絶縁体の粒子欠陥を
十分に避けることができるように、十分大きく形
成されている。配線層相互の接続は絶縁層を貫通
するスタツド（栓あるいは植込みボルト）状の接
続部（縦配線）を通じて行なわれている。縦配線
はメタル・リフトオフ・プロセスによつて形成さ
れる（米国特許第4004044号参照）。縦配線は絶縁
層の形成前に形成される。反応性イオンエツチン
グ（RIE）あるいはイオンミイーリングを利用し
て絶縁層の表面が平坦化されてスタツドの頂部が
露出する。平坦化技術は、後続の工程で形成され
る配線層が段差部分を横切ることが無いようにし
て配線層が信頼性を高めるために、必要である。
従来技術において、絶縁層の平坦化が種々に試
みられてきた。その一つの試みとして、IBM技
術の公開紙誌のVol.23、No.９、P.4140、２月1981
年に「多層メタルのための平行誘電体」と題する
文献中に述べられているように、基板に配線（メ
タリゼーシヨン）パターンを形成した後、配線
（メタル）層の厚さと等しい厚さの平坦な酸化シ
リコン層を形成し、平坦化したレジスト層で被う
方法が挙げられる。これらレジスト層及び酸化シ
リコン層はメタル層の表面が露出するまでエツチ
バツクされる。リフトオフ方法により、窒化シリ
コン絶縁層と結合した後に、縦配線がメタル線上
に形成される。最後に、酸化シリコンあるいはポ
リイミドの第２層が形成され、平坦化され、スタ
ツドが露出するようエツチバツクされる。
米国特許第4541169号には、異なるレベルの層
にスタツドを形成することに関する平坦化技術が
示されている。この方法では、第１レベルのメタ
ル配線の上にメタルスタツドが形成された後に、
２酸化シリコン層が形成され、この２酸化シリコ
ン層が厚いホトレジストの平坦化層を用いたエツ
チングにより平坦化されて最も高いスタツドが露
出される。窒化シリコン層が次に形成されてスタ
ツドの形成に用いたのと同じマスクパターンを用
いて、窒化物（及び低くされたスタツド上の残余
の酸化物）がエツチングされて全てのスタツドが
露出される。
米国特許第4541168号には、第１レベルメタル
層と半導体素子部領域との間を、ポリイミドで満
たされたトレンチに接するメタルスタツドにより
接続する方法が示されている。この方法では、メ
タルスタツドがリフトオフ方法により形成され、
その後、スパツタ堆積によりスタツド高さと同程
度の厚さの２酸化シリコン層が形成され、非極性
の酸化物構造が得られている。平坦化ホトレジス
トが用いられ、レジスト及び酸化物がエツチング
されてスタツドが露出される。
Ｃ 従来技術の問題点 これらの従来技術の共通の問題点はピーク反転
現象（ピーク・インバージヨン）である。第６図
及び第７図において、半導体基板１０には幅の異
なる２つのスタツド１２及び１４が形成されてい
る。酸化物等の絶縁層１６がそれらを被うように
堆積されると、幅の狭いスタツド１２の上方には
絶縁物の頂点（ピーク）１８が形成され、幅の広
いスタツド１４の上方には絶縁物の平頂部２０が
形成されることとなる。平坦化レジスト層２２が
形成され、スタツド１２，１４が露出されるよう
に、エツチングされると、絶縁層１６はレジスト
層２２よりもエツチング速度が大きいため（酸化
シリコンのレジストに対するエツチング速度の大
きさは約1.4対約1.0である。）、一旦、頂点１８及
び平頂部２０が露出されると、これらの部分は他
の部分（他の部分は今だレジスト層２２で被われ
ているので）よりも速くエツチング除去されてし
まうことになる。その結果、第７図に示されるよ
うに、頂点１８及び平頂部２０が反転されたよう
になる。これがピーク反転現象である。ピーク反
転現象の結果生じる構造は、スタツド１２，１４
及び凹部２４，２６を有する酸化物中間体１６よ
り成る起伏構造である。このような起伏構造上に
配線が形成されると、配線はスタツド１２，１４
の鋭いエツジにより折られ易くなり、収率や信頼
性の低下を招くことになる。他の問題はスタツド
１２，１４に対するステツプカバレツジの低さで
あり、これは、エレクロマイグレーシヨンによ
り、信頼性の問題を惹起する。このように、平坦
化構造を得ることは、信頼性や収率を高める上で
極めて重要である。
ピーク反転現象を回避するための１つの方法
は、米国特許第4025411号中に示されているよう
に、乾燥や加熱により酸化物対レジストのエツチ
ング速度の比を１：１にすることである。しかし
ながら、熱処理によるレジストの凝固を行うと、
特に絶縁層が酸化物層でない場合には、レジスト
のエツチング速度が絶縁層のエツチング速度と同
程度になることは、実際には、難しい。他の解決
方法としては、エツチング条件（RIEやイオンミ
イーリング等の場合）やエツチヤント系等を選択
することにより１：１のエツチング速度化を得よ
うとするものである。しかしながら、１：１のエ
ツチング速度化が得られるような条件は極めて厳
密に制限され、制御が困難であり、容量の大きな
工業的環境には適さないものである。
本発明の目的は、中間レベル絶縁体対平坦化媒
体（平坦化レジスト）のエツチング速度比を一貫
性良く且つ高信頼性下において１：１にすること
ができる方法を提供することである。
Ｄ 問題点を解決するための手段 本発明は非極性表面の平坦化方法である。本発
明では、非極性絶縁層（例えばSiO2のようなオ
ルガノシリケイト）を有する基板から出発して前
記絶縁層を平坦化するため、平坦化感光性ホトレ
ジスト媒体が利用される。ホトレジストはスピン
コートされ、その後に、感光性を保ちながら溶媒
を除去するように十分に低い温度で焼き乾わかさ
れる（ソフトベーク）。乾燥後の感光性レジスト
がシリル化されて下層の絶縁層と等しいエツチン
グ速度を有するように変化させられる。このよう
な変化は、乾燥後のレジストを、レジスト中に
SiO基を置換するようなシリル化試薬を含むシリ
ル化欲中に浸すことにより実行される。シリル化
試薬としてはオルガノシランやオルガノシラザン
が挙げられる。これら試薬の具体例は、ヘキサメ
チルシクロトリシラザン、オクタメチルシクロト
リシラザン、ヘキサメチルジシラザン、Ｎ，Ｎジ
メチルアミノトリメチルシラン、及びＮ，Ｎ，ジ
エチルアミノトリメチルシラン等である。シリル
化プロセス段階は約40から80℃の温度範囲におい
て、平坦化ホトレジストの1000Åの厚さ当り１分
間の時間として計算される時間だけ行なわれる。
一旦、シリル化プロセスが完了すると、レジスト
は、その平坦な表面状態を維持したまま、硬化し
てSiOに変化する。その後、CF4＋O2をRIEある
いはイオンミイーリング等のエツチング工程に移
される。シリル化されたレジストのエツチング速
度は絶縁層のエツチング速度と等しいので、絶縁
層の谷の最も低い位置までエツチングが進んだ時
点では、絶縁層の表面は完全に平坦化されること
になる。
狭義には、本発明は平坦化された多層配線構造
を形成する方法である。この場合、２つの配線層
をつなぐ縦配線として機能する少なくとも１つの
配線スタツドを有する基板から出発し、その上に
絶縁層（例えば、酸化シリコン層）が堆積され、
非極性構造が得られる。その上に、厚い平坦化感
光性ホトレジストが形成される。感光性ホトレジ
ストはシリル化処理により、その表面の平坦さを
維持しながら、SiO物質に変化され、そのエチチ
ング速度は２酸化シリコン（石英）のエツチング
速度と極めて近いものになる。シリル化されたレ
ジストと２酸化シリコンの除去したい部分は同時
にエツチバツクされてスタツドが露出される。
Ｅ 実施例 第１図において、半導体基板３０上には縦配線
（スタツド）３２及び３４が通常のプロセスによ
り形成されている。縦配線（スタツド３２，３
４）の幅は典型的には約0.5ミクロンから約８ミ
クロンである。スタツド３２，３４は基板３０に
形成された半導体素子部（図示せず）と接続され
ていてもよいし、あるいは、基板３０上に形成さ
れた第１レベル配線層（図示せず）の選択された
領域と接続されていてもよい。次に、シロキサン
や２酸化シリコン（石英）等のオルガノシリケイ
ト物質（即ち、SiO基を有する物質）より成る絶
縁物層３６が被覆される。SiO2は標準的なスパ
ツタ法により形成される。絶縁層３６の相似性に
より、幅の広いスタツド３２の上方には平頂部３
８が形成され、幅の狭いスタツド３４の上方には
頂点（ピーク）４０が形成される。
絶縁層３６が形成されて非極性表面が得られた
後に、平坦化のために、感光性ホトレジスト層４
２が形成される。ホトレジスト層４２の厚さは典
型的には約１から約2.5ミクロンであり、実際の
厚さは頂点４０の高さによつて決められる。頂点
４０の高さが高くなる程、平坦なホトレジスト表
面４４を得るためにはホトレジスト層４２の厚さ
を厚くすることになる。ホトレジスト層４２は典
型的にはスピンコートされ、その後、表面４４の
平坦さを維持しながら、溶媒を除去するよう十分
に低い温度にて焼き乾かされる（ソフトベークさ
れる）。ホトレジスト層４２がその感光物質を維
持することは後続の重要な工程のために大切であ
る。ホトレジスト層４２のソフトベークは約80か
ら約100℃の温度範囲で行なわれる。
ホトレジスト層４２から溶媒を除去した後に
は、次の工程はホトレジスト層４２をRIEあるい
はイオンミイーリング等を行う上で絶縁層３６と
等しいエツチング速度を有するような物質に変化
させることである。これはホトレジスト層４２を
シリル化させることにより達成される。シリル化
はホトレジスト層４２を、オルガノシラザンやオ
ルガノシランのようなシリル化試薬を含むシリル
化浴に浸すことによつて成される。オルガノシラ
ザンの例は、ヘキサメチルシクロトリシラザン
（HMCTS：hexamethylcyclotrisilazane）、ヘキ
サメチルジシラザン（HMDS：
hexamethyldisilazane）、及びオクタメチルシク
ロテトラシラザン（OMCTS：
octamethylcyclotetrasilazane）等であるオルガ
ノシランの例は、Ｎ，Ｎ，ジメチルアミノトリメ
チルシラン（TMSDMA：Ｎ，Ｎ，
dimethylaminotrimethylsilane）及びＮ，Ｎ，ジ
エチルアミノトリメチルシラン（TMSDEA：
diethylaminotrimethylsilane）等である。シリ
ル化工程では、結合が切れてホトレジスト層４２
中の感光性の化合物中にSiO基が置換されるよう
な反応が起きる。シリル化プロセスは約40から約
80℃の温度範囲で行なわれる。約80℃を越えると
ホトレジスト層４２の剥離が始まるので好ましく
ない。シリル化はホトレジスト層４２の厚さの
1000Å当り約１分間の計算による時間だけ実行さ
れる。例えば、ホトレジスト層４２の厚さが
10000Åであれば、シリル化は約10分間だけ実行
される。
シリル化処理過程の結果、レジスト層４２が硬
化するが、更に重要なことは、レジスト層４２が
SiO層４６（第２図参照）に変化し、しかも、そ
の際にはレジスト層４２の平坦表面４４の平坦さ
が維持されることである。別言すれば、レジスト
層４２が、石英物質層３６のエツチング速度と等
しいエツチング速度を有する物質に変化する。エ
ツチング特性について観た場合、シリル化された
レジスト層４６は酸化物層３６と区別できなくな
り、酸化物層３６とシリル化されたレジスト層４
６とは、第２図に示されるように、オルガノシリ
ケイトの単一層に変化される。
典型的にはCF4＋O2プラズマを用いて、オルガ
ノシリケイト層３６及び４６をエツチバツクする
と、第３図に示されるように、スタツド３２及び
３４の頂部表面と絶縁層３６の表面とが共通の平
坦面になり、この共通の平坦面にはスタツド３
２，３４の表面が露出されることとなる。
本発明の平坦化方法により得られる平面構造に
はピーク反転現象が観られず、第４図には、この
点が明瞭に表わされている。即ち、第４図は複数
のスタツドが平坦化された絶縁層中に設けられて
いる実施例の写真であり、この第４図に見られる
ように、スタツド幅の大小にかかわらず、また、
スタツド周囲に凹部が形成されることのない、複
数のスタツドを有する平坦化された表面が得られ
る。第５図はシリル化工程を施さない従来方法に
より得られるシリコン基板表面の写真であるが、
この場合には、石英ピーク反転現象が頻繁に生じ
ていることが分かる。
【図面の簡単な説明】
第１図ないし第３図は本発明の平坦化方法の一
実施例を示す連続する工程中の半導体の断面図、
第４図は本発明の平坦化方法が施された結果、ピ
ーク反転現象が観られない状態の半導体基板表面
を示す電子顕微鏡写真、第５図は従来方法により
石英のピーク反転現象が生じた状態の半導体基板
表面を示す電子顕微鏡写真、第６図及び第７図は
従来のスタツド（縦配線）形成過程中に生じるピ
ーク反転現象を示す連続する工程中の半導体の断
面図である。 ３０……半導体基板、３２，３４……スタツ
ド、３６……絶縁層、３８……平頂部、４０……
頂点、４２……レジスト層、４４……表面、４６
……シリル化したレジスト層。

Claims (1)

  1. 【特許請求の範囲】 １ 表面に凹凸を有する平坦でない絶縁物層上に
    前記絶縁物層表面を覆つて平坦な平面を持つホト
    レジスト層を形成し、前記ホトレジスト層をシリ
    ル化してエツチング速度を前記絶縁物層と少なく
    ともほぼ等しくした後に、前記ホトレジスト層及
    び絶縁物層をエツチングすることを特徴とする表
    面平坦化方法。 ２ 特許請求の範囲第１項記載の表面平坦化方法
    において、前記ホトレジスト層のシリル化は、前
    記ホトレジスト層にオルガノシラザン或いはオル
    ガノシランを作用させることにより行うことを特
    徴とする表面平坦化方法。 ３ 特許請求の範囲第２項記載の表面平坦化方法
    において、前記オルガノシラザンは、ヘキサメチ
    ルジシラザン、ヘキサメチルシクロトリシラザ
    ン、及びオクタメチルシクロテトラシラザンの少
    なくとも１つから成ることを特徴とする表面平坦
    化方法。 ４ 特許請求の範囲第２項記載の表面平坦化方法
    において、前記オルガノシランは、Ｎ，Ｎ，ジエ
    チルアミノトリメチルシラン及びＮ，Ｎ，ジエチ
    ルアミノトリメチルシランの少なくとも一方から
    成ることを特徴とする表面平坦化方法。 ５ 特許請求の範囲第１項記載の表面平坦化方法
    において、前記絶縁物層が、基板と、前記基板上
    に離散的に設けられた複数のスタツドとを覆い、
    平坦でない表面を持つことを特徴とする表面平坦
    化方法。
JP62176104A 1986-10-27 1987-07-16 表面平坦化方法 Granted JPS63115341A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US923779 1986-10-27
US06/923,779 US4816112A (en) 1986-10-27 1986-10-27 Planarization process through silylation

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Publication Number Publication Date
JPS63115341A JPS63115341A (ja) 1988-05-19
JPH0565049B2 true JPH0565049B2 (ja) 1993-09-16

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ID=25449260

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Application Number Title Priority Date Filing Date
JP62176104A Granted JPS63115341A (ja) 1986-10-27 1987-07-16 表面平坦化方法

Country Status (7)

Country Link
US (1) US4816112A (ja)
EP (1) EP0265619B1 (ja)
JP (1) JPS63115341A (ja)
AU (1) AU594518B2 (ja)
BR (1) BR8705230A (ja)
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