JPH0770595B2 - 半導体素子の金属コンタクト形成方法 - Google Patents

半導体素子の金属コンタクト形成方法

Info

Publication number
JPH0770595B2
JPH0770595B2 JP5260772A JP26077293A JPH0770595B2 JP H0770595 B2 JPH0770595 B2 JP H0770595B2 JP 5260772 A JP5260772 A JP 5260772A JP 26077293 A JP26077293 A JP 26077293A JP H0770595 B2 JPH0770595 B2 JP H0770595B2
Authority
JP
Japan
Prior art keywords
thin film
film
metal thin
metal
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5260772A
Other languages
English (en)
Other versions
JPH06283613A (ja
Inventor
キョングン チェイ
Original Assignee
ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド filed Critical ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド
Publication of JPH06283613A publication Critical patent/JPH06283613A/ja
Publication of JPH0770595B2 publication Critical patent/JPH0770595B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H10W20/037—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics the barrier, adhesion or liner layers being on top of a main fill metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/412—Deposition of metallic or metal-silicide materials
    • H10P14/414—Deposition of metallic or metal-silicide materials of metal-silicide materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/66—Wet etching of conductive or resistive materials
    • H10P50/663—Wet etching of conductive or resistive materials by chemical means only
    • H10P50/667—Wet etching of conductive or resistive materials by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/27—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の金属コンタ
クト形成方法に関し、特にコンタクトプラグ金属上に二
重金属薄膜を形成して、コンタクトプラグ金属と感光膜
残余物が直接的に接触しないようにすることにより、配
線の信頼性を向上させる金属コンタクト形成方法に関す
る。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−１９２８７号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】一般的に、半導体素子において、下部の
シリコン基板または導電層が露出されたコンタクトホー
ルに金属層をコンタクトするために、コンタクトホール
にＷＦ6 ，Ｈ2 ，ＳｉＨ4 等のような反応気体を用いて
気相化学蒸着法によりタングステンを選択蒸着させた
後、その上にスパッタリング工程によりアルミニウム合
金を蒸着している。この際、素子内には多様な深さのコ
ンタクトホールが存在するが、選択蒸着法はコンタクト
ホールの深さとは関係なくタングステンが同じ速度でコ
ンタクトホールの下部分の露出されたシリコンまたは導
電層から成長するため、コンタクトホールの深さが深い
ところでは十分な厚さのタングステンを埋め込むのに限
界があった。
【０００４】そこで、高集積素子内で互いに深さが異な
るコンタクトホールが存在するとき、コンタクトマスク
を分離して深さが深いコンタクトホールと深さが浅いコ
ンタクホールは別に形成してタングステンをそれぞれ蒸
着する方法が開発された。
【０００５】従来のタングステン蒸着方法を考察してみ
れば次の通りである。
【０００６】すなわち、コンタクトホールの深さが深い
ところに、先ずコンタクトマスクを用いて第１コンタク
トホールを形成し、選択蒸着法を利用して第１コンタク
トホールの露出されたシリコンまたは導電層にタングス
テンを予定された厚さに成長させた後、さらにコンタク
トマスクを用いてコンタクトホールの深さが浅いところ
に第２コンタクトホールを形成するが、このとき、感光
膜残余物が第１コンタクトホールのタングステン上部面
に残ったり、または露出されたタングステン表面に自然
酸化膜もしくはタンスグテン酸化膜が成長してコンタク
ト抵抗が増大する問題点があった。
【０００７】
【発明が解決しようとする課題】上記問題点を解決する
ために案出した本発明は、コンタクトプラグ金属上部に
二重金属薄膜を形成して、コンタクトプラグ金属が製造
工程中に直接大気に露出されることなく、残留感光膜と
直接接触しないようにして、コンタクト抵抗を減少させ
ることにより、半導体素子の配線の信頼性を高める半導
体素子の金属コンタクト形成方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体素子の金属コンタクト形成方法は、
半導体基板に形成されたフィールド酸化膜と、層間絶縁
のための絶縁膜と、上記絶縁膜間に形成されているポリ
シリコン膜とを有する半導体素子の金属コンタクト形成
方法において、上記半導体基板との金属配線を成すため
に、第１コンタクトホールを形成し、タングステンで上
記第１コンタクトホールを満たす第１段階、全体上部構
造上に第１金属薄膜と第２金属薄膜を順次に蒸着する第
２段階、第２コンタクトホールを形成するために、第２
金属薄膜上に感光膜を塗布してパターン形成（パターニ
ング）した後、第２金属薄膜、第１金属薄膜と絶縁膜を
順次に蝕刻して第２コンタクトホールを形成する第３段
階、感光膜を除去し、第２金属薄膜を蝕刻した後、全体
上部構造上にＡｌ合金を蒸着する第４段階を備えたこと
を特徴とする。
【０００９】
【作用】コンタクトプラグ金属薄膜上に二重金属薄膜を
形成すると、コンタクトプラグ金属と感光膜残余物が直
接的に接触しない。感光膜と接触する上部薄膜を選択的
に除去すると残留する感光膜が除去される。
【００１０】
【実施例】以下、添付した図面の図１ないし図４を参照
して本発明に係る一実施例を詳細に説明する。図１ない
し図４はそれぞれ本発明に係る金属コンタクト形成方法
の各工程における製作物の断面図である。１は半導体基
板、２はフィールド酸化膜、３はポリシリコン膜、４は
絶縁膜、５はタングステン膜、６はＴｉＳｉ2 薄膜、７
はＴｉＮ薄膜、８は感光膜、９はＡｌ合金をそれぞれ示
す。
【００１１】先ず、図１は、第１コンタクトホールを埋
め込んだ状態の半導体素子の断面図である。この構造
は、次のようにして得られる。すなわち、半導体基板１
に形成されたフィールド酸化膜２と、層間絶縁のための
絶縁膜４と、上記絶縁膜４間に形成されているポリシリ
コン膜３とを有する半導体素子において、上記半導体基
板１との金属配線を成すために、図に示す通り、深さが
深い第１コンタクトホール１０を形成し、選択蒸着方法
によりすでに形成された第１コンタクトホールをコンタ
クトプラグ金属としてのタングステンで埋め込みタング
ステン膜５を形成して図１の状態とする。
【００１２】図２に断面を示す構造は、次のようにして
得られる。すなわち、ＴｉＣｌ4 ，ＳｉＨ4 反応気体を
利用して、化学気相蒸着法により３００ないし５００℃
でＴｉＳｉ2 薄膜６を３００ないし１０００Å程蒸着
し、ＴｉＳｉ2 薄膜６上にＴｉＮ薄膜７をスパッタリン
グ方法により１００ないし１０００Å程蒸着する。
【００１３】図３に断面を示す構造は、次のようにして
得られる。すなわち、上記ポリシリコン膜３に第２コン
タクトホールを形成するために、上記ＴｉＮ薄膜７上部
に感光膜８を塗布してパターン形成する。
【００１４】図４に断面を示す構造は、次のようにして
得られる。すなわち、上記パターン形成した感光膜８を
利用して、上記ＴｉＮ薄膜７，ＴｉＳｉ2 薄膜６，絶縁
膜４を順次に蝕刻してポリシリコン３上部表面まで第２
コンタクトホール１１を形成し、感光膜を除去した後に
上記ＴｉＮ薄膜７をＮＨ4 ＯＨ溶液で蝕刻し、スパッタ
リング方法によりＡｌ合金９を蒸着して金属配線を成し
た状態とする。この際、上記ＮＨ4 ＯＨ溶液はＴｉＮ薄
膜７を完全に除去し、ポリシコン膜３とＴｉＳｉ2 膜６
には何らの損傷を与えない。
【００１５】そして、本発明を成す金属配線工程におい
ては、上記コンタクトホールの深さが異なるところにマ
スクを分離して深さが異なるコンタクトホールを別に形
成し、二重薄膜を蒸着して上記上層薄膜のＴｉＮ薄膜７
を除去することにより、感光膜８の残留物を除去し、上
記下層薄膜のＴｉＳｉ2 薄膜６はタングステン膜５の表
面を保護するようになる。
【００１６】
【発明の効果】上記の通り成る本発明は、二重金属薄膜
によりタングステン膜の上部表面が感光膜と直接的に接
触しないようにし、感光膜と接触された上部薄膜を選択
的に除去することにより、残留する感光膜を除去するこ
とができるので、コンタクト抵抗を減少されて信頼性の
高い金属配線工程を行い、半導体素子の信頼性を増加さ
せる効果がある。
【図面の簡単な説明】
【図１】半導体素子の断面図である。
【図２】半導体素子の断面図である。
【図３】半導体素子の断面図である。
【図４】半導体素子の断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ポリシリコン膜 ４ 絶縁膜 ５ タングステン膜 ６ ＴｉＳｉ2 ７ ＴｉＮ ８ 感光膜 ９ Ａｌ合金 １０ 第１コンタクトホール １１ 第２コンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7352−4Ｍ Ｈ０１Ｌ 21/30 ５７４

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成されたフィールド酸化
    膜と、層間絶縁のための絶縁膜と、上記絶縁膜間に形成
    されているポリシリコン膜とを有する半導体素子の金属
    コンタクト形成方法において、 上記半導体基板との金属配線を成すために、第１コンタ
    クトホールを形成し、タングステンで上記第１コンタク
    トホールを満たす第１段階、 全体上部構造の上に第１金属薄膜と第２金属薄膜を順次
    に蒸着する第２段階、 第２コンタクトホールを形成するために、第２金属薄膜
    上に感光膜を塗布してパターン形成した後、第２金属薄
    膜、第１金属薄膜と絶縁膜を順次に蝕刻して第２コンタ
    クトホールを形成する第３段階、 感光膜を除去し、第２金属薄膜を蝕刻した後、全体上部
    構造上にＡｌ合金を蒸着する第４段階を備えたことを特
    徴とする半導体素子の金属コンタクト形成方法。
  2. 【請求項２】 請求項１において、上記第１金属薄膜
    は、ＴｉＣｌ4 ，ＳｉＨ4 反応気体を利用して化学気相
    蒸着法により３００〜５００℃で３００〜１０００Åの
    厚さに蒸着されたＴｉＳｉ2 薄膜であり、上記第２金属
    薄膜はスパッタリング方法により１００〜１０００Åの
    厚さに蒸着されたＴｉＮ薄膜であることを特徴とする請
    求項１に記載の半導体素子の金属コンタクト形成方法。
  3. 【請求項３】 請求項１において、上記第４段階の第２
    金属薄膜の蝕刻溶液はＮＨ4 ＯＨ溶液であることを特徴
    とする請求項１に記載の半導体素子の金属コンタクト形
    成方法。
JP5260772A 1992-10-20 1993-10-19 半導体素子の金属コンタクト形成方法 Expired - Fee Related JPH0770595B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1992-19287 1992-10-20
KR1019920019287A KR950010858B1 (ko) 1992-10-20 1992-10-20 반도체 소자의 금속콘택 형성방법

Publications (2)

Publication Number Publication Date
JPH06283613A JPH06283613A (ja) 1994-10-07
JPH0770595B2 true JPH0770595B2 (ja) 1995-07-31

Family

ID=19341461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5260772A Expired - Fee Related JPH0770595B2 (ja) 1992-10-20 1993-10-19 半導体素子の金属コンタクト形成方法

Country Status (3)

Country Link
US (1) US5380680A (ja)
JP (1) JPH0770595B2 (ja)
KR (1) KR950010858B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
US5736457A (en) 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
DE19629736C2 (de) * 1996-01-26 2000-12-14 Mitsubishi Electric Corp Halbleitereinrichtung mit selbstjustierendem Kontakt und Herstellungsverfahren dafür
JPH09205185A (ja) 1996-01-26 1997-08-05 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
DE19655075C2 (de) * 1996-01-26 2003-04-03 Mitsubishi Electric Corp Halbleitereinrichtung mit Kontaktlöchern und Herstellungsverfahren einer Halbleitereinrichtung
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
TW413844B (en) * 1998-11-26 2000-12-01 Samsung Electronics Co Ltd Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
US9196583B1 (en) * 2014-05-09 2015-11-24 Qualcomm Incorporated Via material selection and processing
US9305785B2 (en) 2014-06-30 2016-04-05 Globalfoundries Inc. Semiconductor contacts and methods of fabrication
KR102556023B1 (ko) * 2016-02-26 2023-07-17 삼성디스플레이 주식회사 감광성 박막 소자 및 이를 포함하는 생체 정보 감지 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
US5026666A (en) * 1989-12-28 1991-06-25 At&T Bell Laboratories Method of making integrated circuits having a planarized dielectric
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
JP3123092B2 (ja) * 1991-03-06 2001-01-09 日本電気株式会社 半導体装置の製造方法
US5219793A (en) * 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
US5204286A (en) * 1991-10-15 1993-04-20 Micron Technology, Inc. Method of making self-aligned contacts and vertical interconnects to integrated circuits
US5223084A (en) * 1991-11-25 1993-06-29 Hewlett-Packard Company Simultaneous dielectric planarization and contact hole etching

Also Published As

Publication number Publication date
JPH06283613A (ja) 1994-10-07
US5380680A (en) 1995-01-10
KR940010214A (ko) 1994-05-24
KR950010858B1 (ko) 1995-09-25

Similar Documents

Publication Publication Date Title
JP2540024B2 (ja) 金属配線のためのタングステンプラグの形成方法
JP2001160547A (ja) エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
US5427981A (en) Process for fabricating metal plus using metal silicide film
JPH0770595B2 (ja) 半導体素子の金属コンタクト形成方法
JPH07307385A (ja) 半導体素子の多層金属配線の形成方法
JPH07120637B2 (ja) 半導体面に接触を形成する方法
JP2882301B2 (ja) 半導体装置の製造方法
JPH10233447A (ja) 半導体装置及びその製造方法
KR100220933B1 (ko) 반도체 소자의 금속배선 형성방법
JP2768304B2 (ja) 半導体装置の製造方法
JPH07135188A (ja) 半導体装置の製造方法
JPH069221B2 (ja) 半導体素子の形成方法
EP0543254B1 (en) A method of forming high-stability metallic contacts in an integrated circuit with one or more metallized layers
JPH05275644A (ja) 半導体メモリ素子及びその製造方法
JPH05129226A (ja) 半導体装置の製造方法
JP3323264B2 (ja) 半導体装置の製造方法
KR960010057B1 (ko) 반도체장치의 금속배선 형성방법
JPH02111052A (ja) 多層配線形成法
KR970000445Y1 (ko) 반도체장치
KR100500936B1 (ko) 반도체 소자의 콘택홀 형성방법
JPH0810682B2 (ja) 半導体装置の製造方法
JPH04207054A (ja) 半導体装置の製造方法
JPH0380533A (ja) 半導体装置の製造方法
JPH0562929A (ja) 半導体装置の製造方法
JPS62262443A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070731

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100731

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110731

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110731

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 17

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130731

Year of fee payment: 18

LAPS Cancellation because of no payment of annual fees