JPH0770619B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0770619B2 JPH0770619B2 JP1274395A JP27439589A JPH0770619B2 JP H0770619 B2 JPH0770619 B2 JP H0770619B2 JP 1274395 A JP1274395 A JP 1274395A JP 27439589 A JP27439589 A JP 27439589A JP H0770619 B2 JPH0770619 B2 JP H0770619B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関
し、特にスタックトキャパシタ型ダイナミックRAMのセ
ルの素子分離とコンタクトの改良に関するものである。
し、特にスタックトキャパシタ型ダイナミックRAMのセ
ルの素子分離とコンタクトの改良に関するものである。
［従来の技術］ 第３図は、従来のスタックトキャパシタ型DRAMセルの製
造方法を工程順に示す要部断面図であり、１対のメモリ
セルを示す。図において、１は半導体基板、２は熱酸化
膜、３はトランスファゲート、４はサイドウォール、5
a、5bはそれぞれソース、ドレイン領域、６はストレー
ジノード、７はCVD酸化膜、８はキャパシタ絶縁膜、９
はセルプレート、10は層間絶縁膜、11はビット線であ
る。従来のセルは、ストレージノード６上にセルプレー
ト９を形成し、その後層間絶縁膜10を介してビット線コ
ンタクトを形成し、ビット線11を用いて２ビットのコン
トロールを行なっていた。すなわち、２ビット/1コンタ
クトの構成となっていた。
造方法を工程順に示す要部断面図であり、１対のメモリ
セルを示す。図において、１は半導体基板、２は熱酸化
膜、３はトランスファゲート、４はサイドウォール、5
a、5bはそれぞれソース、ドレイン領域、６はストレー
ジノード、７はCVD酸化膜、８はキャパシタ絶縁膜、９
はセルプレート、10は層間絶縁膜、11はビット線であ
る。従来のセルは、ストレージノード６上にセルプレー
ト９を形成し、その後層間絶縁膜10を介してビット線コ
ンタクトを形成し、ビット線11を用いて２ビットのコン
トロールを行なっていた。すなわち、２ビット/1コンタ
クトの構成となっていた。
次に製造工程について説明する。
まず、半導体基板１上に１対のメモリセル形成領域を囲
むように熱酸化膜２を形成し素子分離を行なった後、ゲ
ート酸化膜（熱酸化またはCVD法によるSiO2の堆積）を
形成し、その上に多結晶シリコンを約3000Å堆積し、さ
らにCVD法によりSiO2を約2000Å堆積し、パターニング
によりトランスファゲート３を形成する。このトランス
ファゲート３をマスクとして、ソース・ドレイン領域の
浅い低濃度不純物領域を形成する。さらにCVD法によりS
iO2を約2500Å堆積し、反応性イオンエッチング（RIE）
によりトランスファゲート３の側壁にサイドウォール４
を形成する。次にトランスファゲート３とサイドウォー
ル４をマスクとして不純物をイオン注入し、高濃度不純
物領域を形成し、上記低濃度不純物領域とでソース・ド
レイン領域5a、5bを形成する（第３図（ａ））。
むように熱酸化膜２を形成し素子分離を行なった後、ゲ
ート酸化膜（熱酸化またはCVD法によるSiO2の堆積）を
形成し、その上に多結晶シリコンを約3000Å堆積し、さ
らにCVD法によりSiO2を約2000Å堆積し、パターニング
によりトランスファゲート３を形成する。このトランス
ファゲート３をマスクとして、ソース・ドレイン領域の
浅い低濃度不純物領域を形成する。さらにCVD法によりS
iO2を約2500Å堆積し、反応性イオンエッチング（RIE）
によりトランスファゲート３の側壁にサイドウォール４
を形成する。次にトランスファゲート３とサイドウォー
ル４をマスクとして不純物をイオン注入し、高濃度不純
物領域を形成し、上記低濃度不純物領域とでソース・ド
レイン領域5a、5bを形成する（第３図（ａ））。
次に全面に多結晶シリコンを堆積し、パターニングによ
りソース領域5aとコンタクトをとるようにメモリセルの
容量素子の一方の電極となるストレージノード６を形成
し、As+を注入して、高エネルギによりストレージノー
ド６と基板１の間の自然酸化SiO2を破壊する。その後CV
D法によりSiO2を堆積し、パターニングによりドレイン
領域5bの露出面を覆うようにCVD酸化膜７を形成する
（第３図（ｂ））。
りソース領域5aとコンタクトをとるようにメモリセルの
容量素子の一方の電極となるストレージノード６を形成
し、As+を注入して、高エネルギによりストレージノー
ド６と基板１の間の自然酸化SiO2を破壊する。その後CV
D法によりSiO2を堆積し、パターニングによりドレイン
領域5bの露出面を覆うようにCVD酸化膜７を形成する
（第３図（ｂ））。
次に、上記ストレージノード６上に、CVD法によりSiO2
またはSi3N4膜を形成するか、あるいはSi3N4を酸化して
キャパシタ絶縁膜８を形成する。その後全面に多結晶シ
リコンを堆積する。ここでCVD酸化膜７を除去するが、
同時にCVD酸化膜上の多結晶シリコンも一緒にリフトオ
フし、上記容量素子の他方の電極となるセルプレート９
を形成する。次に常圧CVD法により全面にSiO2などの層
間絶縁膜10を積層し、トランスファゲート３の間に、ド
レイン領域5bに達するようにマスクアライメントでコン
タクトホールを開口する（第３図（ｃ））。
またはSi3N4膜を形成するか、あるいはSi3N4を酸化して
キャパシタ絶縁膜８を形成する。その後全面に多結晶シ
リコンを堆積する。ここでCVD酸化膜７を除去するが、
同時にCVD酸化膜上の多結晶シリコンも一緒にリフトオ
フし、上記容量素子の他方の電極となるセルプレート９
を形成する。次に常圧CVD法により全面にSiO2などの層
間絶縁膜10を積層し、トランスファゲート３の間に、ド
レイン領域5bに達するようにマスクアライメントでコン
タクトホールを開口する（第３図（ｃ））。
最後に、全面に金属またはポリシリコンあるいはポリサ
イド、シリサイド配線層を積層し、パターニングするこ
とによってビット線11を形成する（第３図（ｄ））。
イド、シリサイド配線層を積層し、パターニングするこ
とによってビット線11を形成する（第３図（ｄ））。
第４図はトランジスタの素子分離をLOCOS（Local Oxida
tion of Silicon）を用いて行なった場合を示す断面図
である。図において、12はシリコン酸化膜（SiO2）、13
はシリコン窒化膜（Si3N4）、14はチャネルカットP+、1
5は活性領域、16はフィールド酸化膜、17はバーズビー
クである。
tion of Silicon）を用いて行なった場合を示す断面図
である。図において、12はシリコン酸化膜（SiO2）、13
はシリコン窒化膜（Si3N4）、14はチャネルカットP+、1
5は活性領域、16はフィールド酸化膜、17はバーズビー
クである。
通常のLOCOS分離では、第４図に示すように、基板上に
シリコン酸化膜12とシリコン窒化膜13を形成し、その一
部を開口した後、該開口にＰ型不純物であるP+またはBF
2 +を注入し、基板表面をフィールド酸化すると（第４図
（ａ））、Ｐ型不純物の注入により形成された素子分離
用のチャネルカットP+領域14がフィールド酸化によって
基板内に広がり、またバーズビーク17も入る。このバー
ズビーク17により形状的には活性領域15が狭くなり、ま
た電気的にもチャネルカットP+14が広がるので活性領域
上に作られるトランジスタのVthがチャネルカットP+14
のしみ出しにより影響を受ける。すなわち、チャネルカ
ット部にはP+が〜1017cm-3あるのに対し、チャネル部分
は1016cm-3程度でVthを制御しているので、チャネルカ
ットP+が熱処理によってチャネル部分に入るとVthが上
昇する。このようにしてLOCOS分離においては、いわゆ
るナローチャネル効果が生ずるものである。
シリコン酸化膜12とシリコン窒化膜13を形成し、その一
部を開口した後、該開口にＰ型不純物であるP+またはBF
2 +を注入し、基板表面をフィールド酸化すると（第４図
（ａ））、Ｐ型不純物の注入により形成された素子分離
用のチャネルカットP+領域14がフィールド酸化によって
基板内に広がり、またバーズビーク17も入る。このバー
ズビーク17により形状的には活性領域15が狭くなり、ま
た電気的にもチャネルカットP+14が広がるので活性領域
上に作られるトランジスタのVthがチャネルカットP+14
のしみ出しにより影響を受ける。すなわち、チャネルカ
ット部にはP+が〜1017cm-3あるのに対し、チャネル部分
は1016cm-3程度でVthを制御しているので、チャネルカ
ットP+が熱処理によってチャネル部分に入るとVthが上
昇する。このようにしてLOCOS分離においては、いわゆ
るナローチャネル効果が生ずるものである。
［発明が解決しようとする課題］ 上記のような従来のスタックトキャパシタ型DRAMセルで
は、ゲート間にコンタクトホールをマスクアライメント
で形成していたので、セル面積がさらに微細化されたと
き、ビット線コンタクトとゲートの重ね合わせが難しい
という問題があった。
は、ゲート間にコンタクトホールをマスクアライメント
で形成していたので、セル面積がさらに微細化されたと
き、ビット線コンタクトとゲートの重ね合わせが難しい
という問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ナローチャネルが起こりにくいゲート分離を
用いて、セル面積が微細化されてもコンタクトホールの
パターニングを容易に実現でき、しかも多数ビットのコ
ンタクトを一度に形成できる構造を持つ半導体記憶装置
およびその製造方法を得ることを目的とする。
たもので、ナローチャネルが起こりにくいゲート分離を
用いて、セル面積が微細化されてもコンタクトホールの
パターニングを容易に実現でき、しかも多数ビットのコ
ンタクトを一度に形成できる構造を持つ半導体記憶装置
およびその製造方法を得ることを目的とする。
［課題を解決するための手段］ この発明に係る半導体記憶装置は、基板上に素子分離領
域により素子分離された複数のメモリ素子領域と、該メ
モリ素子領域とコンタクトホールを介して接続されたビ
ット配線とを有するスタックトキャパシタDRAMセルにお
いて、上記素子分離は素子分離ゲートによって行ない、
上記複数のメモリ素子領域には、ポリシリコンからなる
ゲート電極と、該ゲート電極上に形成されたそれぞれポ
リシリコン層をパターニングしてなるストレージノード
およびセルプレートを有し、素子分離ゲート上には、そ
れぞれポリシリコン層をパターニングしてなるダミース
トレージノードおよびダミーセルプレート層を有し、か
つ４個以上の上記メモリ素子領域は上記素子分離ゲート
の内側の部分の周囲に配置されて該素子分離ゲートによ
り相互に分離され、該各メモリ素子領域と該素子分離領
域との間にセルフアラインによりコンタクトホールが形
成され、多数ビットのコンタクトを一度に形成できる構
造を有するようにしたものである。
域により素子分離された複数のメモリ素子領域と、該メ
モリ素子領域とコンタクトホールを介して接続されたビ
ット配線とを有するスタックトキャパシタDRAMセルにお
いて、上記素子分離は素子分離ゲートによって行ない、
上記複数のメモリ素子領域には、ポリシリコンからなる
ゲート電極と、該ゲート電極上に形成されたそれぞれポ
リシリコン層をパターニングしてなるストレージノード
およびセルプレートを有し、素子分離ゲート上には、そ
れぞれポリシリコン層をパターニングしてなるダミース
トレージノードおよびダミーセルプレート層を有し、か
つ４個以上の上記メモリ素子領域は上記素子分離ゲート
の内側の部分の周囲に配置されて該素子分離ゲートによ
り相互に分離され、該各メモリ素子領域と該素子分離領
域との間にセルフアラインによりコンタクトホールが形
成され、多数ビットのコンタクトを一度に形成できる構
造を有するようにしたものである。
この発明に係る半導体記憶装置の製造方法は、基板上に
素子分離領域により素子分離されたメモリ素子領域と、
該メモリ素子領域とコンタクトホールを介して接続され
たビット配線とを有するスタックトキャパシタDRAMセル
の製造方法において、上記基板上にポリシリコン層を積
層しパターニングによって素子分離ゲートを形成する第
１の工程と、上記基板上のメモリ素子領域にメモリ素子
用のゲート電極を形成する第２の工程と、全面にポリシ
リコン層を積層し、パターニングにより上記トランスフ
ァゲートの上および側面にストレージノードを、上記素
子分離ゲートの上にダミーストレージノードを形成する
第３の工程と、全面にポリシリコンを積層し、パターニ
ングにより上記ストレージノードの上にセルプレート
を、上記ダミーストレージノードの上にダミーセルプレ
ートを形成する第４の工程と、全面に絶縁膜を形成し、
異方性エッチングにより上記メモリセル領域と上記素子
分離領域の間にセルフアラインにコンタクトホールを形
成する第５の工程と、全面に導電層を積層し、上記コン
タクトホールを介し上記メモリセル領域と接続するビッ
ト線配線を形成する第６の工程とを含むようにしたもの
であり、このようにして素子分離をゲート分離により行
ない、メモリセル領域側と同じ長さのダミー段差を素子
分離ゲート側にも形成し、該ダミー段差を利用してビッ
ト線コンタクトをセルフアラインで開口するようにした
ものである。
素子分離領域により素子分離されたメモリ素子領域と、
該メモリ素子領域とコンタクトホールを介して接続され
たビット配線とを有するスタックトキャパシタDRAMセル
の製造方法において、上記基板上にポリシリコン層を積
層しパターニングによって素子分離ゲートを形成する第
１の工程と、上記基板上のメモリ素子領域にメモリ素子
用のゲート電極を形成する第２の工程と、全面にポリシ
リコン層を積層し、パターニングにより上記トランスフ
ァゲートの上および側面にストレージノードを、上記素
子分離ゲートの上にダミーストレージノードを形成する
第３の工程と、全面にポリシリコンを積層し、パターニ
ングにより上記ストレージノードの上にセルプレート
を、上記ダミーストレージノードの上にダミーセルプレ
ートを形成する第４の工程と、全面に絶縁膜を形成し、
異方性エッチングにより上記メモリセル領域と上記素子
分離領域の間にセルフアラインにコンタクトホールを形
成する第５の工程と、全面に導電層を積層し、上記コン
タクトホールを介し上記メモリセル領域と接続するビッ
ト線配線を形成する第６の工程とを含むようにしたもの
であり、このようにして素子分離をゲート分離により行
ない、メモリセル領域側と同じ長さのダミー段差を素子
分離ゲート側にも形成し、該ダミー段差を利用してビッ
ト線コンタクトをセルフアラインで開口するようにした
ものである。
［作用］ この発明におけるスタックトキャパシタDRAMセルにおい
ては、素子分離をゲート分離で行なったので、従来のLO
COS分離に比べてナローチャネル効果が起こりにくく、
またトランスファゲートと同じ高さのダミー段差を素子
分離ゲート側にも形成し、その上に絶縁膜を積層し、異
方性エッチングによりセルフアラインでビット線コンタ
クトのパターニングを行なうようにしたので、セル面積
が微細化されてもコンタクトホールとトランスファゲー
トの位置ずれが生じにくく、ビット線コンタクトのパー
ニングを容易に行なうことができる。さらに４個以上の
メモリ素子領域のコンタクトホールは内側の素子分離ゲ
ートの周囲に形成されることにより、この素子分離ゲー
ト上に設けたダミー段差を利用して多数ビットのコンタ
クトを一度に形成できる構造のセルを容易に得ることが
できる。
ては、素子分離をゲート分離で行なったので、従来のLO
COS分離に比べてナローチャネル効果が起こりにくく、
またトランスファゲートと同じ高さのダミー段差を素子
分離ゲート側にも形成し、その上に絶縁膜を積層し、異
方性エッチングによりセルフアラインでビット線コンタ
クトのパターニングを行なうようにしたので、セル面積
が微細化されてもコンタクトホールとトランスファゲー
トの位置ずれが生じにくく、ビット線コンタクトのパー
ニングを容易に行なうことができる。さらに４個以上の
メモリ素子領域のコンタクトホールは内側の素子分離ゲ
ートの周囲に形成されることにより、この素子分離ゲー
ト上に設けたダミー段差を利用して多数ビットのコンタ
クトを一度に形成できる構造のセルを容易に得ることが
できる。
［実施例］ 以下、この発明の実施例を図を用いて説明する。
第１図は、本発明の第１の実施例によるスタックトキャ
パシタ型DRAMセルであって、４ビットのセルのコンタク
トホールを一度に形成できる構造を有するものの平面図
であり、第２図はその製造工程を１つのセルについて示
す、第１図Ａ−Ａ′の断面図である。図において、基板
１上には素子分離ゲート22、22′およびトランスファゲ
ート３が形成され、それぞれの側面はサイドウォール４
および４′で覆われている。内側の素子分離ゲート22と
トランスファゲート３の間の基板１の表面領域にはトラ
ンジスタのドレイン領域5bが、トランスファゲート３と
外側の素子分離ゲート22′の間の基板１の表面領域には
ソース領域5aがそれぞれ形成されている。ドレイン領域
5b側のトランスファゲート３および素子分離ゲート22の
側壁上にはCVD酸化膜７が形成されている。ソース領域5
a上にはトランスファゲート３と外側の素子分離ゲート2
2′上の一部にわたるように多結晶シリコンよりなり、
メモリセルの容量素子の一方の電極となるストレージノ
ード６が形成され、素子分離ゲート22の上にはダミース
トレージノード66が形成されている。ストレージノード
６上はキャパシタ絶縁膜８を介して多結晶シリコンより
なり、上記容量素子の他方の電極となるセルプレート９
が形成されており、一方、素子分離ゲート22上には、ダ
ミーストレージノード66およびダミーセルプレート99が
形成されている。また上記セルプレート９およびダミー
セルプレート99を覆ってCVD酸化膜10a、10bが形成さ
れ、この上記CVD酸化膜10a、10bにあけられたコンタク
トホールを介してドレイン領域5bとコンタクトをとるよ
う、金属または多結晶シリコンあるいはポリサイド、シ
リサイドよりなるビット線11が形成されている。なお、
このセルはｐチャネルセル、ｎチャネルセルのどちらで
もよい。
パシタ型DRAMセルであって、４ビットのセルのコンタク
トホールを一度に形成できる構造を有するものの平面図
であり、第２図はその製造工程を１つのセルについて示
す、第１図Ａ−Ａ′の断面図である。図において、基板
１上には素子分離ゲート22、22′およびトランスファゲ
ート３が形成され、それぞれの側面はサイドウォール４
および４′で覆われている。内側の素子分離ゲート22と
トランスファゲート３の間の基板１の表面領域にはトラ
ンジスタのドレイン領域5bが、トランスファゲート３と
外側の素子分離ゲート22′の間の基板１の表面領域には
ソース領域5aがそれぞれ形成されている。ドレイン領域
5b側のトランスファゲート３および素子分離ゲート22の
側壁上にはCVD酸化膜７が形成されている。ソース領域5
a上にはトランスファゲート３と外側の素子分離ゲート2
2′上の一部にわたるように多結晶シリコンよりなり、
メモリセルの容量素子の一方の電極となるストレージノ
ード６が形成され、素子分離ゲート22の上にはダミース
トレージノード66が形成されている。ストレージノード
６上はキャパシタ絶縁膜８を介して多結晶シリコンより
なり、上記容量素子の他方の電極となるセルプレート９
が形成されており、一方、素子分離ゲート22上には、ダ
ミーストレージノード66およびダミーセルプレート99が
形成されている。また上記セルプレート９およびダミー
セルプレート99を覆ってCVD酸化膜10a、10bが形成さ
れ、この上記CVD酸化膜10a、10bにあけられたコンタク
トホールを介してドレイン領域5bとコンタクトをとるよ
う、金属または多結晶シリコンあるいはポリサイド、シ
リサイドよりなるビット線11が形成されている。なお、
このセルはｐチャネルセル、ｎチャネルセルのどちらで
もよい。
次に製造方法について説明する。
まず、半導体基板１上に熱酸化膜、CVD酸化膜または窒
化膜を堆積し、その上にポリシリコンを約3000Å積層
し、積層後n+ドーピングをする。あるいは最初からドー
プトポリシリコンn+（1020cm-3）を積層してもよい。そ
して次にCVD酸化膜を約2000Å積層しこれらをパターニ
ングし、この後再度CVD酸化膜を約2500Å積層しこれにR
IE（Reactive Ion Etching）を行ない、素子分離ゲート
22および22′の側面にサイドウォール４を形成する。こ
れにより素子分離ゲート22、22′により相互に分離され
る４つのメモリセル形成領域が形成される。次に上記素
子分離ゲートと同じ製法でそれぞれのメモリセルのトラ
ンスファゲート３をパターニングする。
化膜を堆積し、その上にポリシリコンを約3000Å積層
し、積層後n+ドーピングをする。あるいは最初からドー
プトポリシリコンn+（1020cm-3）を積層してもよい。そ
して次にCVD酸化膜を約2000Å積層しこれらをパターニ
ングし、この後再度CVD酸化膜を約2500Å積層しこれにR
IE（Reactive Ion Etching）を行ない、素子分離ゲート
22および22′の側面にサイドウォール４を形成する。こ
れにより素子分離ゲート22、22′により相互に分離され
る４つのメモリセル形成領域が形成される。次に上記素
子分離ゲートと同じ製法でそれぞれのメモリセルのトラ
ンスファゲート３をパターニングする。
次に上記トランスファゲート３、およびサイドウォール
４を有する素子分離ゲート22、22′をマスクとして基板
表面領域にソース・ドレイン領域となる浅い低濃度不純
物を形成する。さらにCVD酸化膜を約2500Å積層し、RIE
によりトランスファゲート３の側壁にサイドウォール
４′を形成する。その後サイドウォール４′をマスクと
して再び不純物をイオン注入して、高濃度不純物領域を
形成し、上記低濃度不純物領域とで、トランスファゲー
ト３と素子分離ゲート22′、22との間にそれぞれソース
領域5a、ドレイン領域5bを形成する。（第２図
（ａ））。
４を有する素子分離ゲート22、22′をマスクとして基板
表面領域にソース・ドレイン領域となる浅い低濃度不純
物を形成する。さらにCVD酸化膜を約2500Å積層し、RIE
によりトランスファゲート３の側壁にサイドウォール
４′を形成する。その後サイドウォール４′をマスクと
して再び不純物をイオン注入して、高濃度不純物領域を
形成し、上記低濃度不純物領域とで、トランスファゲー
ト３と素子分離ゲート22′、22との間にそれぞれソース
領域5a、ドレイン領域5bを形成する。（第２図
（ａ））。
次に、全面にCVD法によりSiO2を1000〜5000Å堆積し、
パターニングによりCVD酸化膜７を形成する。このCVD酸
化膜７はドレイン領域5bの露出面上およびトランスファ
ゲート３と素子分離ゲート22上にCVD法により成長され
るため、段差を保持した形状で形成され、以後のセレフ
アラインを可能とする。また、このCVD酸化膜７は次の
ソース領域5a上にストレージノードを形成する段階で、
ドレイン領域5bを保護する。次にストレージノード形成
のため全面に多結晶シリコンを約500〜3000Å積層し、
パターニングを行なうことによりソース領域5aの露出
面、およびトランスファゲート３と素子分離ゲート22′
の一部を覆うストレージノード６を形成し、一方同時に
素子分離ゲート22上にもダミーストレージノード66を形
成する。その後、ストレージノード６にAs+を注入し
て、高エネルギによりストレージノード６と基板１の間
の自然酸化SiO2を破壊をする。一方、ダミーストレージ
ノード66下にはフィールドシールドが存在するので、こ
ちらはAs+を注入してもしなくても構わない（第２図
（ｂ））。
パターニングによりCVD酸化膜７を形成する。このCVD酸
化膜７はドレイン領域5bの露出面上およびトランスファ
ゲート３と素子分離ゲート22上にCVD法により成長され
るため、段差を保持した形状で形成され、以後のセレフ
アラインを可能とする。また、このCVD酸化膜７は次の
ソース領域5a上にストレージノードを形成する段階で、
ドレイン領域5bを保護する。次にストレージノード形成
のため全面に多結晶シリコンを約500〜3000Å積層し、
パターニングを行なうことによりソース領域5aの露出
面、およびトランスファゲート３と素子分離ゲート22′
の一部を覆うストレージノード６を形成し、一方同時に
素子分離ゲート22上にもダミーストレージノード66を形
成する。その後、ストレージノード６にAs+を注入し
て、高エネルギによりストレージノード６と基板１の間
の自然酸化SiO2を破壊をする。一方、ダミーストレージ
ノード66下にはフィールドシールドが存在するので、こ
ちらはAs+を注入してもしなくても構わない（第２図
（ｂ））。
次に、ストレージノード６上にCVD酸化膜、窒化膜、あ
るいはこれらの組合わせによりキャパシタ絶縁膜８を約
50〜200Å形成する。その後セルプレート形成のため、
全面にｎ型多結晶シリコンを約2000〜4000Å積層し、さ
らにその上にCVD酸化膜を1000〜10000Å積層し、パター
ニングにより、ストレージノード６を覆うようにセルプ
レート、および該セルプレート９上に絶縁膜10aを形成
するとともに、ダミーストレージノード66を覆うように
ダミーセルプレート99、および該ダミーセルプレート99
上にも絶縁膜10aを形成する。その後再度絶縁膜10bを約
1000〜10000Å全面に積層する。この絶縁膜10bは、CVD
酸化膜７上および絶縁膜10a上にCVD法により成長される
ため、段差を保持した形状で形成される（第２図
（ｃ））。
るいはこれらの組合わせによりキャパシタ絶縁膜８を約
50〜200Å形成する。その後セルプレート形成のため、
全面にｎ型多結晶シリコンを約2000〜4000Å積層し、さ
らにその上にCVD酸化膜を1000〜10000Å積層し、パター
ニングにより、ストレージノード６を覆うようにセルプ
レート、および該セルプレート９上に絶縁膜10aを形成
するとともに、ダミーストレージノード66を覆うように
ダミーセルプレート99、および該ダミーセルプレート99
上にも絶縁膜10aを形成する。その後再度絶縁膜10bを約
1000〜10000Å全面に積層する。この絶縁膜10bは、CVD
酸化膜７上および絶縁膜10a上にCVD法により成長される
ため、段差を保持した形状で形成される（第２図
（ｃ））。
上記CVD酸化膜７および絶縁膜10bをRIEにより異方性エ
ッチングし、トランスファゲート３と素子分離ゲート22
の間にドレイン領域5bに達するコンタクトホールを開口
する。ここでCVD酸化膜７および絶縁膜10bは段差を保持
した形状で形成されているので、それぞれの凹の部分を
異方性エッチングすることにより、上記コンタクトホー
ルはセルフアラインで形成される。最後に全面に金属ま
たは多結晶シリコンあるいはポリサイド、シリサイド配
線層を1000〜10000Å積層し、パターニングにより上記
コンタクトホールを介してドレイン領域5bと接続するビ
ット線11を形成する（第２図（ｄ））。
ッチングし、トランスファゲート３と素子分離ゲート22
の間にドレイン領域5bに達するコンタクトホールを開口
する。ここでCVD酸化膜７および絶縁膜10bは段差を保持
した形状で形成されているので、それぞれの凹の部分を
異方性エッチングすることにより、上記コンタクトホー
ルはセルフアラインで形成される。最後に全面に金属ま
たは多結晶シリコンあるいはポリサイド、シリサイド配
線層を1000〜10000Å積層し、パターニングにより上記
コンタクトホールを介してドレイン領域5bと接続するビ
ット線11を形成する（第２図（ｄ））。
このような本実施例では、素子分離を寸法制御性の良い
ゲート分離を用いて行なっており、このゲート分離では
第５図に示すように素子分離ゲート51、52間の寸法Ｌは
形状的にはエッチング（写真製版）の寸法L1とCVD酸化
膜53の膜厚ｔとで決まり、また該ゲート分離ではMOS構
造を用いLOCOS分離のようにチャネルカットP+を注入し
ないのでナローチャネル効果は生じない。また、トラン
スファゲート３側と同じ高さのダミー段差を内側の素子
分離ゲート22上にも形成し、異方性エッチングによりセ
ルフアラインでコンタクトホールを形成するようにした
ので、トランジスタが微細化されてもトランスファゲー
ト３とコンタクトホールとの位置ずれが生じにくく、微
細なコンタクトホールのパターニングが容易に実現でき
る。さらに、上記内側の素子分離ゲート22の周囲に４ビ
ットのコンタクトを形成するようにしたので、１つのダ
ミー段差を利用して４ビットのコンタクトを一度に形成
できる構造のDRAMセルを得ることができる。
ゲート分離を用いて行なっており、このゲート分離では
第５図に示すように素子分離ゲート51、52間の寸法Ｌは
形状的にはエッチング（写真製版）の寸法L1とCVD酸化
膜53の膜厚ｔとで決まり、また該ゲート分離ではMOS構
造を用いLOCOS分離のようにチャネルカットP+を注入し
ないのでナローチャネル効果は生じない。また、トラン
スファゲート３側と同じ高さのダミー段差を内側の素子
分離ゲート22上にも形成し、異方性エッチングによりセ
ルフアラインでコンタクトホールを形成するようにした
ので、トランジスタが微細化されてもトランスファゲー
ト３とコンタクトホールとの位置ずれが生じにくく、微
細なコンタクトホールのパターニングが容易に実現でき
る。さらに、上記内側の素子分離ゲート22の周囲に４ビ
ットのコンタクトを形成するようにしたので、１つのダ
ミー段差を利用して４ビットのコンタクトを一度に形成
できる構造のDRAMセルを得ることができる。
なお、上記実施例において、素子分離ゲート22はｎチャ
ネルトランジスタの場合には接地電位VSS＝0V、または
基板電圧VBB＝−2.5〜−3.0Vに固定し、ｐチャネルトラ
ンジスタの場合は電源電圧VCC＝3.0〜5.0Vに固定する。
ネルトランジスタの場合には接地電位VSS＝0V、または
基板電圧VBB＝−2.5〜−3.0Vに固定し、ｐチャネルトラ
ンジスタの場合は電源電圧VCC＝3.0〜5.0Vに固定する。
次に、本発明の第２の実施例について説明する。第２の
実施例は第１の実施例の変型例であり、第6A図はスタッ
クトキャパシタ型DRAMセルの４ビット分のセル平面構造
図であり、第6B図および第6C図は、各々第6A図中の切断
線Ｂ−ＢおよびＣ−Ｃに沿った方向からの断面構造図で
ある。これらの図を参照して、第２の実施例の特徴点
は、スタックトキャパシタセルのストレージノードの形
状を、ソース領域5a表面に接続される平坦層6aと、この
平坦層6aの表面から上方に向かって延びる立壁部6bによ
り構成したことである。そして、キャパシタ絶縁膜８お
よびセルプレート９はこの平坦層6aと立壁部6bの表面形
状に沿って形成されている。このようなストレージノー
ドの形状は、キャパシタ絶縁層８を介して対向するスト
レージノードとセルプレートの対向面積を増大し、キャ
パシタの容量を増大させる。
実施例は第１の実施例の変型例であり、第6A図はスタッ
クトキャパシタ型DRAMセルの４ビット分のセル平面構造
図であり、第6B図および第6C図は、各々第6A図中の切断
線Ｂ−ＢおよびＣ−Ｃに沿った方向からの断面構造図で
ある。これらの図を参照して、第２の実施例の特徴点
は、スタックトキャパシタセルのストレージノードの形
状を、ソース領域5a表面に接続される平坦層6aと、この
平坦層6aの表面から上方に向かって延びる立壁部6bによ
り構成したことである。そして、キャパシタ絶縁膜８お
よびセルプレート９はこの平坦層6aと立壁部6bの表面形
状に沿って形成されている。このようなストレージノー
ドの形状は、キャパシタ絶縁層８を介して対向するスト
レージノードとセルプレートの対向面積を増大し、キャ
パシタの容量を増大させる。
他の特徴点は、ビット線コンタクトをとるためのコンタ
クトホール30のセルフアライン形成のために、分離ゲー
ト22の上部に円柱状のダミーストレージノード66さらに
はダミー絶縁膜88およびダミーのセルプレート99を形成
したことである。
クトホール30のセルフアライン形成のために、分離ゲー
ト22の上部に円柱状のダミーストレージノード66さらに
はダミー絶縁膜88およびダミーのセルプレート99を形成
したことである。
さらに他の特徴点は、ビット線11とドレイン領域5bとの
コンタクトを、ドレイン領域5b表面に接続された導電性
のパッド層31を介して行なわせたことである。パッド層
31はその一端がトランスファゲート３の上部に延在し、
他端が分離ゲート22の上部に延在している。そして、パ
ッド層31の下部表面がドレイン領域5b表面に直接接続さ
れ、その上部表面にビット線11が接続される。したがっ
て、ビット線11はこのパッド層31の表面領域内において
接続されることにより、ドレイン領域5bと電気的に接続
される。このために、ビット線11を形成するコンタクト
ホール30とドレイン領域5bとの位置合わせは、ドレイン
領域5bの拡散幅に制限されるのではなく、パッド層31の
表面領域によって制限される。したがって、ドレイン領
域5bの拡散領域を縮小し、かつビット線11との電気的接
続をとるための位置合わせ裕度を大きくすることができ
る。
コンタクトを、ドレイン領域5b表面に接続された導電性
のパッド層31を介して行なわせたことである。パッド層
31はその一端がトランスファゲート３の上部に延在し、
他端が分離ゲート22の上部に延在している。そして、パ
ッド層31の下部表面がドレイン領域5b表面に直接接続さ
れ、その上部表面にビット線11が接続される。したがっ
て、ビット線11はこのパッド層31の表面領域内において
接続されることにより、ドレイン領域5bと電気的に接続
される。このために、ビット線11を形成するコンタクト
ホール30とドレイン領域5bとの位置合わせは、ドレイン
領域5bの拡散幅に制限されるのではなく、パッド層31の
表面領域によって制限される。したがって、ドレイン領
域5bの拡散領域を縮小し、かつビット線11との電気的接
続をとるための位置合わせ裕度を大きくすることができ
る。
次に、第7A図ないし第7G図を用いて上記のメモリセルの
断面構造の製造工程について説明する。
断面構造の製造工程について説明する。
まず、シリコン基板１表面を熱酸化し酸化膜32を形成
し、その表面上にCVD法を用いてポリシリコン層を堆積
し、n+ドーピングを行なう。またはn+ドープトポリシリ
コン層を直接堆積してもよい。さらにその表面上に絶縁
膜33を堆積する。その後、フォトリソグラフィ法および
エッチング法を用いて、絶縁層33、ポリシリコン層およ
び絶縁層32をパターニングし分離ゲート22、22′を形成
する。さらに、シリコン基板１全面に再度酸化膜を堆積
し、これを異方性エッチングすることにより分離ゲート
22、22′の側壁に酸化膜のサイドウォール４を形成す
る。
し、その表面上にCVD法を用いてポリシリコン層を堆積
し、n+ドーピングを行なう。またはn+ドープトポリシリ
コン層を直接堆積してもよい。さらにその表面上に絶縁
膜33を堆積する。その後、フォトリソグラフィ法および
エッチング法を用いて、絶縁層33、ポリシリコン層およ
び絶縁層32をパターニングし分離ゲート22、22′を形成
する。さらに、シリコン基板１全面に再度酸化膜を堆積
し、これを異方性エッチングすることにより分離ゲート
22、22′の側壁に酸化膜のサイドウォール４を形成す
る。
次に、分離ゲート22に囲まれたシリコン基板１表面上に
熱酸化膜を形成し、さらにその表面上にポリシリコン層
および絶縁膜を堆積して所定の形状にパターニングす
る。これによりトランスファゲートトランジスタのゲー
ト酸化膜34およびトランスファゲート３が形成される。
そして、トランスファゲート３および分離ゲート22,2
2′をマスクとしてシリコン基板１中にイオン注入法に
より低濃度の不純物領域を形成する。さらに、トランス
ファゲート３が形成されたシリコン基板１全面に絶縁膜
を堆積し、異方性エッチングすることによりトランスフ
ァゲート３の側壁に酸化膜のサイドウォール４′を形成
する。次に、絶縁膜に覆われた分離ゲート22、22′およ
びトランスファゲート３をマスクとしてシリコン基板１
表面に不純物をイオン注入し高濃度の不純物領域を形成
する。これにより、低濃度領域と高濃度領域がオフセッ
トされたソース・ドレイン領域5a、5bを形成する。（第
7A図）。
熱酸化膜を形成し、さらにその表面上にポリシリコン層
および絶縁膜を堆積して所定の形状にパターニングす
る。これによりトランスファゲートトランジスタのゲー
ト酸化膜34およびトランスファゲート３が形成される。
そして、トランスファゲート３および分離ゲート22,2
2′をマスクとしてシリコン基板１中にイオン注入法に
より低濃度の不純物領域を形成する。さらに、トランス
ファゲート３が形成されたシリコン基板１全面に絶縁膜
を堆積し、異方性エッチングすることによりトランスフ
ァゲート３の側壁に酸化膜のサイドウォール４′を形成
する。次に、絶縁膜に覆われた分離ゲート22、22′およ
びトランスファゲート３をマスクとしてシリコン基板１
表面に不純物をイオン注入し高濃度の不純物領域を形成
する。これにより、低濃度領域と高濃度領域がオフセッ
トされたソース・ドレイン領域5a、5bを形成する。（第
7A図）。
次に、シリコン基板１表面上の全面にポリシリコン層を
堆積し、所定の形状にパターニングする。このパターニ
ングによりソース領域5aの表面上に延在するストレージ
ノードの平坦層6aと、ドレイン領域5bの表面上に延在す
るパッド層31とを形成する。そして、さらにこの平坦層
6aおよびパッド層31中に不純物をイオン注入し導電性を
付与する。注入される不純物はレジストマスクを用いて
注入する領域を選択することにより任意の導電型の不純
物を注入することが可能である。また、他の方法として
は予め不純物がドープされたドープトポリシリコンを堆
積した後、パターニング形成しても構わない。さらに引
き続いて、CVD法を用いて全面に窒化膜を膜厚500Å程度
堆積する（第7B図）。
堆積し、所定の形状にパターニングする。このパターニ
ングによりソース領域5aの表面上に延在するストレージ
ノードの平坦層6aと、ドレイン領域5bの表面上に延在す
るパッド層31とを形成する。そして、さらにこの平坦層
6aおよびパッド層31中に不純物をイオン注入し導電性を
付与する。注入される不純物はレジストマスクを用いて
注入する領域を選択することにより任意の導電型の不純
物を注入することが可能である。また、他の方法として
は予め不純物がドープされたドープトポリシリコンを堆
積した後、パターニング形成しても構わない。さらに引
き続いて、CVD法を用いて全面に窒化膜を膜厚500Å程度
堆積する（第7B図）。
さらに、シリコン基板１上の全面に酸化膜36を堆積し、
その表面を平坦化する。そして、酸化膜36の所定領域に
凹溝37a、37bを形成する。一方の凹溝37aはストレージ
ノードの平坦層6a表面に到達するように形成され、この
とき平坦層6aの表面に形成されていた窒化膜35が選択的
に除去される。また、他方の凹溝37bは分離ゲート22の
上部に到達し、同様に酸化膜33の表面上に形成されてい
た窒化膜35が選択的に除去される。この状態で、CVD法
を用いてドープトポリシリコンが酸化膜36の表面上およ
び凹溝37a、37bの内部に形成される。そして、このドー
プトポリシリコンをRIEなどの異方性エッチングにより
選択的にエッチングする。これによって凹溝37aの側壁
にのみドープトポリシリコンが残留し、ストレージノー
ドの平坦層6aの上部においてストレードノードの立壁部
6bが形成され、また凹溝37bの内部にはダミーストレー
ジノード66が形成される（第7C図）。
その表面を平坦化する。そして、酸化膜36の所定領域に
凹溝37a、37bを形成する。一方の凹溝37aはストレージ
ノードの平坦層6a表面に到達するように形成され、この
とき平坦層6aの表面に形成されていた窒化膜35が選択的
に除去される。また、他方の凹溝37bは分離ゲート22の
上部に到達し、同様に酸化膜33の表面上に形成されてい
た窒化膜35が選択的に除去される。この状態で、CVD法
を用いてドープトポリシリコンが酸化膜36の表面上およ
び凹溝37a、37bの内部に形成される。そして、このドー
プトポリシリコンをRIEなどの異方性エッチングにより
選択的にエッチングする。これによって凹溝37aの側壁
にのみドープトポリシリコンが残留し、ストレージノー
ドの平坦層6aの上部においてストレードノードの立壁部
6bが形成され、また凹溝37bの内部にはダミーストレー
ジノード66が形成される（第7C図）。
さらに、HF処理を施して酸化膜36を除去する。次にCVD
法を用いてストレージノードの立壁部6b表面およびダミ
ーストレージノード66の表面に窒化膜８、88を膜厚50〜
60Å程度形成する。これによりキャパシタ絶縁膜が形成
される。さらに、キャパシタ絶縁膜８の表面上にセルプ
レートを形成するためのポリシリコン層を堆積する（第
7D図）。
法を用いてストレージノードの立壁部6b表面およびダミ
ーストレージノード66の表面に窒化膜８、88を膜厚50〜
60Å程度形成する。これによりキャパシタ絶縁膜が形成
される。さらに、キャパシタ絶縁膜８の表面上にセルプ
レートを形成するためのポリシリコン層を堆積する（第
7D図）。
その後、このポリシリコン層の表面上にCVD法を用いて
酸化膜（SiO2）10aを厚く堆積する。そして、フォトリ
ソグラフィ法およびエッチング法を用いて酸化膜10a中
にパッド層31表面に到達するビット線コンタクトのため
のコンタクトホール30を形成する。前述したように、コ
ンタクトホール30の開口領域はパッド層31の表面領域内
に収まるように形成される。このパッド層31の表面領域
はその下層のドレイン領域5bの拡散領域より広く形成さ
れているため、このパターニングにおけるコンタクトホ
ール30とパッド層31との位置合わせは比較的容易に行な
うことができる（第7E図）。
酸化膜（SiO2）10aを厚く堆積する。そして、フォトリ
ソグラフィ法およびエッチング法を用いて酸化膜10a中
にパッド層31表面に到達するビット線コンタクトのため
のコンタクトホール30を形成する。前述したように、コ
ンタクトホール30の開口領域はパッド層31の表面領域内
に収まるように形成される。このパッド層31の表面領域
はその下層のドレイン領域5bの拡散領域より広く形成さ
れているため、このパターニングにおけるコンタクトホ
ール30とパッド層31との位置合わせは比較的容易に行な
うことができる（第7E図）。
次に、コンタクトホール30が形成された酸化膜10aの表
面上に再度CVD酸化膜10bを堆積し、これをRIEなどの異
方性エッチングにより選択的に除去する。このエッチン
グによりコンタクトホール30の内部に露出したセルプレ
ート９、99の側面を覆うように酸化膜のサイドウォール
10bが形成される（第7F図）。
面上に再度CVD酸化膜10bを堆積し、これをRIEなどの異
方性エッチングにより選択的に除去する。このエッチン
グによりコンタクトホール30の内部に露出したセルプレ
ート９、99の側面を覆うように酸化膜のサイドウォール
10bが形成される（第7F図）。
そして、最後の全面に金属または多結晶シリコンあるい
はポリサイド、シリサイド配線層を1000〜10000Å積層
しパターニングすることによりコンタクトホール30の内
部に露出したパッド層31表面にビット線11を形成する
（第7G図）。
はポリサイド、シリサイド配線層を1000〜10000Å積層
しパターニングすることによりコンタクトホール30の内
部に露出したパッド層31表面にビット線11を形成する
（第7G図）。
このように、上記の製造方法において、素子分離用の分
離ゲート22の上部に形成したダミーのストレージノード
を用いて４カ所のビット線コンタクトを一度にセルフア
ラインで形成することが可能となる。
離ゲート22の上部に形成したダミーのストレージノード
を用いて４カ所のビット線コンタクトを一度にセルフア
ラインで形成することが可能となる。
［発明の効果］ 以上のように、この発明によれば、スタックトキャパシ
タDRAMセルにおいて、素子分離を寸法制御性の良いゲー
ト分離で行なったのでナローチャネル効果が生じにく
く、また、ダミーストレージノードおよびダミーセルプ
レートからなるダミー段差を用いてコンタクトホールを
開口するようにしたので、コンタクトホールのパターニ
ングをセルフアラインで容易にかつ精度良く行なえ、し
かも１つのダミー段差を用いて多数ビットのコンタクト
を一度に形成できる構造を実現できる効果がある。
タDRAMセルにおいて、素子分離を寸法制御性の良いゲー
ト分離で行なったのでナローチャネル効果が生じにく
く、また、ダミーストレージノードおよびダミーセルプ
レートからなるダミー段差を用いてコンタクトホールを
開口するようにしたので、コンタクトホールのパターニ
ングをセルフアラインで容易にかつ精度良く行なえ、し
かも１つのダミー段差を用いて多数ビットのコンタクト
を一度に形成できる構造を実現できる効果がある。
第１図は、本発明の第１の実施例によるスタックトキャ
パシタ型DRAMセルの平面図であり、第２図（ａ）〜
（ｄ）は、その各製造工程における第１図のＡ−Ａ′の
断面図である。 第３図は、従来のスタックトキャパシタ型DRAMセルの製
造方法を示す工程断面図である。第４図は、従来のLOCO
S分離を示す断面図である。 第５図は、本発明に用いたゲート分離構造を示す断面構
造図である。 第6A図は、本発明の第２の実施例によるスタックトキャ
パシタ型DRAMセルの平面図であり、第6B図は、第6A図中
の切断線Ｂ−Ｂに沿った方向からの断面図、また第6C図
は同じく切断線Ｃ−Ｃに沿った方向からの断面図であ
る。第7A図ないし第7G図は、第6B図に示される第２の実
施例のキャパシタセルの断面構造を製造工程順に示した
製造工程断面図である。 図において、１は半導体基板、３はトランスファゲー
ト、４、４′はサイドウォール、5a、5bはソース・ドレ
イン領域、６はストレージノード、７はCVD酸化膜、８
はキャパシタ絶縁膜、９はセルプレート、10、10a、10b
は層間絶縁膜、11はビット線配線、12はシリコン酸化
膜、13はシリコン窒化膜、14はチャネルカットP+、15は
活性領域、22、22′は素子分離ゲート、30はコンタクト
ホール、31はパッド層、66はダミーストレージノード、
99はダミーセルプレートである。 なお、図中同一符号は同一または相当部分を示す。
パシタ型DRAMセルの平面図であり、第２図（ａ）〜
（ｄ）は、その各製造工程における第１図のＡ−Ａ′の
断面図である。 第３図は、従来のスタックトキャパシタ型DRAMセルの製
造方法を示す工程断面図である。第４図は、従来のLOCO
S分離を示す断面図である。 第５図は、本発明に用いたゲート分離構造を示す断面構
造図である。 第6A図は、本発明の第２の実施例によるスタックトキャ
パシタ型DRAMセルの平面図であり、第6B図は、第6A図中
の切断線Ｂ−Ｂに沿った方向からの断面図、また第6C図
は同じく切断線Ｃ−Ｃに沿った方向からの断面図であ
る。第7A図ないし第7G図は、第6B図に示される第２の実
施例のキャパシタセルの断面構造を製造工程順に示した
製造工程断面図である。 図において、１は半導体基板、３はトランスファゲー
ト、４、４′はサイドウォール、5a、5bはソース・ドレ
イン領域、６はストレージノード、７はCVD酸化膜、８
はキャパシタ絶縁膜、９はセルプレート、10、10a、10b
は層間絶縁膜、11はビット線配線、12はシリコン酸化
膜、13はシリコン窒化膜、14はチャネルカットP+、15は
活性領域、22、22′は素子分離ゲート、30はコンタクト
ホール、31はパッド層、66はダミーストレージノード、
99はダミーセルプレートである。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 Ｈ０１Ｌ 27/04 Ｃ
Claims (2)
- 【請求項１】基板上に形成され、素子分離領域により素
子分離された複数のメモリ素子領域と、該メモリ素子領
域とコンタクトホールを介して接続されたビット配線と
を有する半導体記憶装置において、 上記素子分離は素子分離ゲートによって行なわれ、 上記複数のメモリ素子領域には、ポリシリコンからなる
ゲート電極と、該ゲート電極上に形成されたそれぞれポ
リシリコン層をパターニングしてなるストレージノード
層、およびセルプレート層を有し、 上記素子分離ゲート上には、それぞれポリシリコン層を
パターニングしてなるダミーストレージノード層および
ダミーセルプレート層を有し、 ４個以上の上記メモリ素子領域が上記素子分離ゲートの
うちの内側の部分の周囲に配置されて該素子分離ゲート
により相互に分離され、 該各メモリ素子領域と該素子分離領域との間にセルフア
ラインによりコンタクトホールが形成され、多数ビット
のコンタクトを一度に形成できる構造を有することを特
徴とする半導体記憶装置。 - 【請求項２】基板上に形成され、素子分離領域により素
子分離されたメモリ素子領域と、該メモリ素子領域とコ
ンタクトホールを介して接続されたビット線配線とを有
する半導体記憶装置の製造方法において、 上記基板上にポリシリコン層を積層し、パターニングに
よって素子分離ゲートを形成する第１の工程と、 上記基板上のメモリ素子領域にメモリ素子用のゲート電
極を形成する第２の工程と、 全面にポリシリコン層を積層し、パターニングにより上
記ゲート電極の上および側面にストレージノードを、上
記素子分離ゲートの上にダミーストレージノードを形成
する第３の工程と、 全面にポリシリコンを積層し、パターニングにより上記
ストレージノードの上にセルプレートを、上記ダミース
トレージノードの上にダミーセルプレートを形成する第
４の工程と、 全面に絶縁膜を形成し、異方性エッチングにより上記メ
モリセル領域と上記素子分離領域の間にセルフアライン
にコンタクトホールを形成する第５の工程と、 全面に導電層を積層し、上記コンタクトホールを介し上
記メモリセル領域と接続するビット配線を形成する第６
の工程とを含むことを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274395A JPH0770619B2 (ja) | 1988-11-24 | 1989-10-19 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696988 | 1988-11-24 | ||
| JP63-296969 | 1988-11-24 | ||
| JP1274395A JPH0770619B2 (ja) | 1988-11-24 | 1989-10-19 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02256269A JPH02256269A (ja) | 1990-10-17 |
| JPH0770619B2 true JPH0770619B2 (ja) | 1995-07-31 |
Family
ID=26551024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274395A Expired - Lifetime JPH0770619B2 (ja) | 1988-11-24 | 1989-10-19 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770619B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723678B2 (ja) * | 1990-02-19 | 1998-03-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1989
- 1989-10-19 JP JP1274395A patent/JPH0770619B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02256269A (ja) | 1990-10-17 |
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