JPH0347588B2 - - Google Patents
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- JPH0347588B2 JPH0347588B2 JP58220515A JP22051583A JPH0347588B2 JP H0347588 B2 JPH0347588 B2 JP H0347588B2 JP 58220515 A JP58220515 A JP 58220515A JP 22051583 A JP22051583 A JP 22051583A JP H0347588 B2 JPH0347588 B2 JP H0347588B2
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- electrode
- oxide film
- groove
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、高集積化が可能な１トランジス
タ・１キヤパシタ型のMOSダイナミツクメモリ
素子の製造方法に関するものである。
タ・１キヤパシタ型のMOSダイナミツクメモリ
素子の製造方法に関するものである。
（従来技術）
従来、１トランジスタ・１キヤパシタ型のダイ
ナミツクメモリは、高集積化が可能なため、ダイ
ナミツクメモリとして広く用いられているが、さ
らに高集積化を図る上で次のような問題点があつ
た。
ナミツクメモリは、高集積化が可能なため、ダイ
ナミツクメモリとして広く用いられているが、さ
らに高集積化を図る上で次のような問題点があつ
た。
高集積化に伴いセル面積が減少しキヤパシタ
面積も減少するため、充分なノイズマージンを
得るには、キヤパシタ容量が減少しないように
キヤパシタ酸化膜を薄くする必要があるが、薄
くすると製造歩留りが低下する。
面積も減少するため、充分なノイズマージンを
得るには、キヤパシタ容量が減少しないように
キヤパシタ酸化膜を薄くする必要があるが、薄
くすると製造歩留りが低下する。
キヤパシタを導体電極−誘電体−半導体基板
で構成されるMOSキヤパシタで形成している
ため、基板中に入射したα線により発生した電
荷でメモリセルの内容が変化してしまういわゆ
るソフトエラーと呼ばれる現象があり、素子の
信頼性に対して問題がある。
で構成されるMOSキヤパシタで形成している
ため、基板中に入射したα線により発生した電
荷でメモリセルの内容が変化してしまういわゆ
るソフトエラーと呼ばれる現象があり、素子の
信頼性に対して問題がある。
（発明の目的）
この発明は上記の点に鑑みなされたもので、そ
の目的は、単位面積当りのキヤパシタ容量を増大
させ、かつ耐α線量の大きなダイナミツクメモリ
素子を得ることのできる該ダイナミツクメモリ素
子の製造方法を提供することにある。
の目的は、単位面積当りのキヤパシタ容量を増大
させ、かつ耐α線量の大きなダイナミツクメモリ
素子を得ることのできる該ダイナミツクメモリ素
子の製造方法を提供することにある。
（発明の概要）
この発明の要点は、半導体基板の素子間分離領
域部に溝を形成し、その溝内に素子間分離用絶縁
体を埋込み形成し、その素子間分離用絶縁体中に
溝を堀り、その側面および底面を利用して導体電
極−誘電体−導体電極から構成されるキヤパシタ
を形成することにある。
域部に溝を形成し、その溝内に素子間分離用絶縁
体を埋込み形成し、その素子間分離用絶縁体中に
溝を堀り、その側面および底面を利用して導体電
極−誘電体−導体電極から構成されるキヤパシタ
を形成することにある。
（実施例）
以下この発明の一実施例を図面を参照して説明
する。第１図はこの発明の一実施例により形成さ
れた素子の平面図、第２図は第１図の−線に
おける断面図である。これらの図において、１は
半導体基板としてのＰ型シリコン基板で、その表
面側には、溝２を堀つて素子間分離用絶縁体とし
ての酸化膜３が埋め込まれる。また、この酸化膜
３下の基板部には、反転防止用のＰ型チヤンネル
ストツプ層４が形成される。前記酸化膜３中には
溝５が形成される。そして、この溝５の内部に
は、その溝５の底面および側面にポリシリコンか
らなる第１の電極６を形成した後、この第１の電
極６上に窒化シリコン膜からなる誘電体７を形成
し、さらにこの誘電体７上にポリシリコンからな
る第２の電極８を形成することにより、キヤパシ
タが埋め込まれる。このキヤパシタの前記第１の
電極６は、酸化膜３と隣接する基板表面上に延出
される。そして、前記隣接部の基板部分に形成さ
れたN+拡散層９に第１の電極６が接続される。
Ｐ型シリコン基板１には、前記N+拡散層９の外、
この拡散層９から酸化膜３と反対方向に所定距離
間してN+拡散層１０が形成される。また、これ
ら一対のN+拡散層９，１０相互間の基板表面上
には、ゲート酸化膜１１とゲート電極１２が積層
形成される。すなわち、シリコン基板１には、前
記ゲート酸化膜１１とゲート電極１２を有し、か
つ前記N+拡散層９，１０をソース・ドレインと
するトランスフアゲートトランジスタが形成され
る。また、シリコン基板１上には、前記キヤパシ
タ部においてはそのキヤパシタの第２の電極８上
に位置して酸化膜１３およびアドレス線１４が積
層形成される。このアドレス線１４は、前記トラ
ンスフアゲートトランジスタのゲート電極１２と
共にポリシリコンで形成される。そして、ゲート
電極１２にアドレス線１４が接続される。これら
アドレス線１４およびゲート電極１２などを覆う
ようにシリコン基板１上の全面には絶縁膜１５が
形成される。そして、この絶縁膜１５上にはアル
ミからなるビツト線１６が形成され、さらに保護
膜１７が形成される。なお、ビツト線１６は、前
記絶縁膜１５に形成されたコンタクトホール１８
を介してN+拡散層１０に接続される。また、前
記キヤパシタの第２の電極８は接地電位に接続さ
れる。
する。第１図はこの発明の一実施例により形成さ
れた素子の平面図、第２図は第１図の−線に
おける断面図である。これらの図において、１は
半導体基板としてのＰ型シリコン基板で、その表
面側には、溝２を堀つて素子間分離用絶縁体とし
ての酸化膜３が埋め込まれる。また、この酸化膜
３下の基板部には、反転防止用のＰ型チヤンネル
ストツプ層４が形成される。前記酸化膜３中には
溝５が形成される。そして、この溝５の内部に
は、その溝５の底面および側面にポリシリコンか
らなる第１の電極６を形成した後、この第１の電
極６上に窒化シリコン膜からなる誘電体７を形成
し、さらにこの誘電体７上にポリシリコンからな
る第２の電極８を形成することにより、キヤパシ
タが埋め込まれる。このキヤパシタの前記第１の
電極６は、酸化膜３と隣接する基板表面上に延出
される。そして、前記隣接部の基板部分に形成さ
れたN+拡散層９に第１の電極６が接続される。
Ｐ型シリコン基板１には、前記N+拡散層９の外、
この拡散層９から酸化膜３と反対方向に所定距離
間してN+拡散層１０が形成される。また、これ
ら一対のN+拡散層９，１０相互間の基板表面上
には、ゲート酸化膜１１とゲート電極１２が積層
形成される。すなわち、シリコン基板１には、前
記ゲート酸化膜１１とゲート電極１２を有し、か
つ前記N+拡散層９，１０をソース・ドレインと
するトランスフアゲートトランジスタが形成され
る。また、シリコン基板１上には、前記キヤパシ
タ部においてはそのキヤパシタの第２の電極８上
に位置して酸化膜１３およびアドレス線１４が積
層形成される。このアドレス線１４は、前記トラ
ンスフアゲートトランジスタのゲート電極１２と
共にポリシリコンで形成される。そして、ゲート
電極１２にアドレス線１４が接続される。これら
アドレス線１４およびゲート電極１２などを覆う
ようにシリコン基板１上の全面には絶縁膜１５が
形成される。そして、この絶縁膜１５上にはアル
ミからなるビツト線１６が形成され、さらに保護
膜１７が形成される。なお、ビツト線１６は、前
記絶縁膜１５に形成されたコンタクトホール１８
を介してN+拡散層１０に接続される。また、前
記キヤパシタの第２の電極８は接地電位に接続さ
れる。
第３図は上記のようなダイナミツクメモリ素子
１個についての電気的な等価回路であり、C1は
キヤパシタ、T1はトランスフアゲートトランジ
スタである。
１個についての電気的な等価回路であり、C1は
キヤパシタ、T1はトランスフアゲートトランジ
スタである。
次に、上述したダイナミツクメモリ素子の製造
方法（この発明の一実施例）について第４図を参
照して説明する。
方法（この発明の一実施例）について第４図を参
照して説明する。
まず、例えば不純物濃度１×1015〜１×1016cm
-3のＰ型シリコン基板１上に、その基板の素子間
分離領域となるべき場所に開口部を有するレジス
トパターンを形成する。次に、そのレジストをマ
スクとして、例えばCBrF3ガスを用いた反応性イ
オンエツチング装置によりシリコン基板１のエツ
チングを行うことにより、このシリコン基板１の
素子間分離領域に深さ2μｍの溝２を形成する。
さらに、レジストをマスクとしてボロン（Ｂ）を
ドーズ量５×1012ないし５×1013ions／cm2でイオ
ン打込みすることにより、溝２底部の基板部にＰ
型チヤンネルストツプ層４を形成する。（第４図
Ａ参照） 次に、前記レジストを除去した後、スパツタ法
により酸化膜（SiO2）３を全面に被着させ溝２
を埋める。その上にポリイミド系の樹脂２１を２
〜10μｍ塗布する。この際、樹脂の粘性のため、
表面はほぼ平坦となる。（第４図Ｂ参照） しかる後、酸素を混入したフレオン系ガスを用
いた反応性イオンエツチング装置により樹脂２１
および酸化膜３をエツチングすることにより、酸
化膜３を素子間分離用絶縁体として溝２中にのみ
残し、基板表面を平坦化する（第４図Ｃ参照）。
-3のＰ型シリコン基板１上に、その基板の素子間
分離領域となるべき場所に開口部を有するレジス
トパターンを形成する。次に、そのレジストをマ
スクとして、例えばCBrF3ガスを用いた反応性イ
オンエツチング装置によりシリコン基板１のエツ
チングを行うことにより、このシリコン基板１の
素子間分離領域に深さ2μｍの溝２を形成する。
さらに、レジストをマスクとしてボロン（Ｂ）を
ドーズ量５×1012ないし５×1013ions／cm2でイオ
ン打込みすることにより、溝２底部の基板部にＰ
型チヤンネルストツプ層４を形成する。（第４図
Ａ参照） 次に、前記レジストを除去した後、スパツタ法
により酸化膜（SiO2）３を全面に被着させ溝２
を埋める。その上にポリイミド系の樹脂２１を２
〜10μｍ塗布する。この際、樹脂の粘性のため、
表面はほぼ平坦となる。（第４図Ｂ参照） しかる後、酸素を混入したフレオン系ガスを用
いた反応性イオンエツチング装置により樹脂２１
および酸化膜３をエツチングすることにより、酸
化膜３を素子間分離用絶縁体として溝２中にのみ
残し、基板表面を平坦化する（第４図Ｃ参照）。
次に、残存酸化膜３中にキヤパシタを埋め込む
溝を形成するため、その溝形成部において開口部
を有するレジストパターンを基板１および酸化膜
３上に形成する。そして、そのレジストをマスク
として、フロン系ガスを用いた反応性イオンエツ
チング装置によりエツチングを行うことにより、
酸化膜３に深さ1.5μｍの溝５を堀る。（第４図Ｄ
参照） しかる後、熱酸化により、露出しているシリコ
ン基板１表面に100ないし500Åの酸化膜２２を形
成する。この酸化膜２２は、後の工程で形成する
第１層ポリシリコンから基板１への不純物の拡散
をマスクする。（第４図Ｅ参照） 次に、酸化膜２２の一部、すなわち、酸化膜２
２の、素子間分離用絶縁体としての酸化膜３と隣
接する部分を除去する。（第４図Ｆ参照） 次に、全面に、例えばリン（Ｐ）、ヒ素（As）
のような不純物を高濃度に含む第１層ポリシリコ
ンを減圧CVD法（化学的気相成長法）により堆
積させ、そのポリシリコンをホトリソグラフイ技
術によりパターニングし、マスクに用いていた酸
化膜２２を除去する。これにより、第１層ポリシ
リコンからなるキヤパシタの第１の電極６が、溝
５の側面および底面さらには酸化膜３と隣接する
基板表面上に延出して形成される。また、勿論、
酸化膜２２が除去される。（第４図Ｇ） しかる後、キヤパシタの誘電体となる窒化シリ
コン膜を減圧CVD法により200ないし300Å厚に
堆積させる。そして、窒化膜のリーク電流を減ら
す目的で、850ないし950℃のウエツト酸素雰囲気
において、窒化膜の表面に20ないし40Å厚の酸化
膜をつける。続いて、例えばリン（Ｐ）やヒ素
（As）を高濃度に含んだ第２層ポリシリコンを減
圧CVD法により全面に堆積させる。この際、溝
５が完全に埋まるように膜厚を設定することによ
り平坦な表面が得られる。しかる後、ホトリソグ
ラフイ技術により、第２層ポリシリコンをパター
ニングし、さらにその残存ポリシリコンをマスク
として窒化シリコン膜をエツチングする。これに
より、キヤパシタの第１の電極６上に、窒化シリ
コン膜からなる同キヤパシタの誘電体７が形成さ
れ、さらにこの誘電体７上に、第２層ポリシリコ
ンからなる同キヤパシタの第２の電極８が形成さ
れる。（第４図Ｈ参照） その後、950℃の酸素雰囲気で酸化を行うこと
により、全面に酸化膜を形成する。この酸化膜
は、単結晶のシリコン基板１上で300ないし500Å
厚とする。続いて、全面にモリブデンシリサイド
をスパツタ法により3000Å厚に被着させる。そし
て、そのモリブデンシリサイドをホトリソグラフ
イ技術によりパターニングすることにより、その
モリブデンシリサイドからなるトランスフアゲー
トトランジスタのゲート電極１２とアドレス線１
４をそれぞれ所定位置に形成する。さらに、それ
らゲート電極１２とアドレス線１４をマスクとし
て前記酸化膜をパターニングすることにより、そ
の酸化膜からなる前記トランスフアゲートトラン
ジスタのゲート酸化膜１１とアドレス線１４下の
絶縁用酸化膜１３を形成する。なお、前記アドレ
ス線１４は、前記ゲート電極１２に接続されるよ
うにパターニングされる。（第４図Ｉ参照） しかる後、ゲート電極１２をマスクとして自己
整合的にヒ素（As）を基板１にイオン打込みす
ることにより、この基板１に、トランスフアゲー
トトランジスタのソース・ドレインとしてのN+
拡散層９，１０を形成する。ここで、素子間分離
用絶縁体としての酸化膜３側に位置する一方の
N+拡散層９は、前記キヤパシタの第１の電極６
に接続される。（第４図Ｉ参照） 次に、例えばPSG（リンシリカガラス）をCVD
法により被着して絶縁膜１５を全面に形成し、こ
の絶縁膜１５にはN+拡散層１０上においてコン
タクトホール１８をホトリソグラフイ技術により
形成する。しかる後、シリコンを１ないし２％含
有したアルミニウムのスパツタとパターニングを
行うことにより、前記コンタクトホール１８を介
して前記N+拡散層１０に接続されるビツト線１
６を前記アルミニウムにより前記絶縁膜１５上に
形成する。（第４図Ｊ参照） 最後に、保護膜を全面に形成する。以上によ
り、第１図および第２図に示したダイナミツクメ
モリ素子が完成する。
溝を形成するため、その溝形成部において開口部
を有するレジストパターンを基板１および酸化膜
３上に形成する。そして、そのレジストをマスク
として、フロン系ガスを用いた反応性イオンエツ
チング装置によりエツチングを行うことにより、
酸化膜３に深さ1.5μｍの溝５を堀る。（第４図Ｄ
参照） しかる後、熱酸化により、露出しているシリコ
ン基板１表面に100ないし500Åの酸化膜２２を形
成する。この酸化膜２２は、後の工程で形成する
第１層ポリシリコンから基板１への不純物の拡散
をマスクする。（第４図Ｅ参照） 次に、酸化膜２２の一部、すなわち、酸化膜２
２の、素子間分離用絶縁体としての酸化膜３と隣
接する部分を除去する。（第４図Ｆ参照） 次に、全面に、例えばリン（Ｐ）、ヒ素（As）
のような不純物を高濃度に含む第１層ポリシリコ
ンを減圧CVD法（化学的気相成長法）により堆
積させ、そのポリシリコンをホトリソグラフイ技
術によりパターニングし、マスクに用いていた酸
化膜２２を除去する。これにより、第１層ポリシ
リコンからなるキヤパシタの第１の電極６が、溝
５の側面および底面さらには酸化膜３と隣接する
基板表面上に延出して形成される。また、勿論、
酸化膜２２が除去される。（第４図Ｇ） しかる後、キヤパシタの誘電体となる窒化シリ
コン膜を減圧CVD法により200ないし300Å厚に
堆積させる。そして、窒化膜のリーク電流を減ら
す目的で、850ないし950℃のウエツト酸素雰囲気
において、窒化膜の表面に20ないし40Å厚の酸化
膜をつける。続いて、例えばリン（Ｐ）やヒ素
（As）を高濃度に含んだ第２層ポリシリコンを減
圧CVD法により全面に堆積させる。この際、溝
５が完全に埋まるように膜厚を設定することによ
り平坦な表面が得られる。しかる後、ホトリソグ
ラフイ技術により、第２層ポリシリコンをパター
ニングし、さらにその残存ポリシリコンをマスク
として窒化シリコン膜をエツチングする。これに
より、キヤパシタの第１の電極６上に、窒化シリ
コン膜からなる同キヤパシタの誘電体７が形成さ
れ、さらにこの誘電体７上に、第２層ポリシリコ
ンからなる同キヤパシタの第２の電極８が形成さ
れる。（第４図Ｈ参照） その後、950℃の酸素雰囲気で酸化を行うこと
により、全面に酸化膜を形成する。この酸化膜
は、単結晶のシリコン基板１上で300ないし500Å
厚とする。続いて、全面にモリブデンシリサイド
をスパツタ法により3000Å厚に被着させる。そし
て、そのモリブデンシリサイドをホトリソグラフ
イ技術によりパターニングすることにより、その
モリブデンシリサイドからなるトランスフアゲー
トトランジスタのゲート電極１２とアドレス線１
４をそれぞれ所定位置に形成する。さらに、それ
らゲート電極１２とアドレス線１４をマスクとし
て前記酸化膜をパターニングすることにより、そ
の酸化膜からなる前記トランスフアゲートトラン
ジスタのゲート酸化膜１１とアドレス線１４下の
絶縁用酸化膜１３を形成する。なお、前記アドレ
ス線１４は、前記ゲート電極１２に接続されるよ
うにパターニングされる。（第４図Ｉ参照） しかる後、ゲート電極１２をマスクとして自己
整合的にヒ素（As）を基板１にイオン打込みす
ることにより、この基板１に、トランスフアゲー
トトランジスタのソース・ドレインとしてのN+
拡散層９，１０を形成する。ここで、素子間分離
用絶縁体としての酸化膜３側に位置する一方の
N+拡散層９は、前記キヤパシタの第１の電極６
に接続される。（第４図Ｉ参照） 次に、例えばPSG（リンシリカガラス）をCVD
法により被着して絶縁膜１５を全面に形成し、こ
の絶縁膜１５にはN+拡散層１０上においてコン
タクトホール１８をホトリソグラフイ技術により
形成する。しかる後、シリコンを１ないし２％含
有したアルミニウムのスパツタとパターニングを
行うことにより、前記コンタクトホール１８を介
して前記N+拡散層１０に接続されるビツト線１
６を前記アルミニウムにより前記絶縁膜１５上に
形成する。（第４図Ｊ参照） 最後に、保護膜を全面に形成する。以上によ
り、第１図および第２図に示したダイナミツクメ
モリ素子が完成する。
なお、以上は、Ｐ型シリコン基板１を用いたＮ
チヤンネルプロセスであるが、Ｎ型基板あるいは
絶縁基板中に設けられたＰウエル中にメモリ素子
を形成することも可能であり、さらには、不純物
の極性および電源極性をすべて反転させることに
より、素子をＰチヤンネルプロセスで構成するこ
ともできる。
チヤンネルプロセスであるが、Ｎ型基板あるいは
絶縁基板中に設けられたＰウエル中にメモリ素子
を形成することも可能であり、さらには、不純物
の極性および電源極性をすべて反転させることに
より、素子をＰチヤンネルプロセスで構成するこ
ともできる。
また、アドレス線１４としてモリブデンシリサ
イドを用いているが、他の高融点メタルシリサイ
ドや、シリサイドの下にポリシリコンを敷くいわ
ゆるポリサイド構造でもよく、アドレス線の抵抗
を下げる工夫をすればポリシリコンでもよい。
イドを用いているが、他の高融点メタルシリサイ
ドや、シリサイドの下にポリシリコンを敷くいわ
ゆるポリサイド構造でもよく、アドレス線の抵抗
を下げる工夫をすればポリシリコンでもよい。
さらに、誘電体７としては、窒化シリコンの他
に二酸化シリコンや、リーク電流の小さな高誘電
体を使用してもよい。
に二酸化シリコンや、リーク電流の小さな高誘電
体を使用してもよい。
（発明の効果）
以上説明したようにこの発明のダイナミツクメ
モリ素子の製造方法においては、半導体基板の素
子間分離領域部に溝を形成し、その溝内に素子間
分離用絶縁体を埋込み形成し、その素子間分離用
絶縁体中に溝を堀り、その溝の側面および底面を
利用してキヤパシタを形成する。したがつて、キ
ヤパシタの単位面積当りの容量を、平面構造に比
べ大きくとれ、キヤパシタ面積を減少できる。ま
た、キヤパシタはMOS型構造ではなく、導体電
極−誘電体−導体電極構造を使用しているため、
MOS型で問題となる界面準位などを考慮する必
要がなく、高誘電体である窒化シリコンなどを用
いることができる。それゆえ、キヤパシタの単位
面積当りの容量がより増大し、一層キヤパシタ面
積を減少できる。さらに、キヤパシタが厚い素子
間分離用絶縁体中に形成されているため、α線に
よつて生じたキヤリアが基板からキヤパシタに流
入しなくなり、耐α線強度が向上する。
モリ素子の製造方法においては、半導体基板の素
子間分離領域部に溝を形成し、その溝内に素子間
分離用絶縁体を埋込み形成し、その素子間分離用
絶縁体中に溝を堀り、その溝の側面および底面を
利用してキヤパシタを形成する。したがつて、キ
ヤパシタの単位面積当りの容量を、平面構造に比
べ大きくとれ、キヤパシタ面積を減少できる。ま
た、キヤパシタはMOS型構造ではなく、導体電
極−誘電体−導体電極構造を使用しているため、
MOS型で問題となる界面準位などを考慮する必
要がなく、高誘電体である窒化シリコンなどを用
いることができる。それゆえ、キヤパシタの単位
面積当りの容量がより増大し、一層キヤパシタ面
積を減少できる。さらに、キヤパシタが厚い素子
間分離用絶縁体中に形成されているため、α線に
よつて生じたキヤリアが基板からキヤパシタに流
入しなくなり、耐α線強度が向上する。
第１図および第２図はこの発明の一実施例によ
り得られたダイナミツクメモリ素子を示し、第１
図は平面図、第２図は第１図の−線における
断面図、第３図は上記ダイナミツクメモリ素子１
個についての電気的な等価回路図、第４図はこの
発明のダイナミツクメモリ素子の製造方法の一実
施例を示す断面図である。 １……Ｐ型シリコン基板、２……溝、３……酸
化膜、５……溝、６……第１の電極、７……誘電
体、８……第２の電極、９，１０……N+拡散層、
１１……ゲート酸化膜、１２……ゲート電極、
C1……キヤパシタ、T1……トランスフアゲート
トランジスタ。
り得られたダイナミツクメモリ素子を示し、第１
図は平面図、第２図は第１図の−線における
断面図、第３図は上記ダイナミツクメモリ素子１
個についての電気的な等価回路図、第４図はこの
発明のダイナミツクメモリ素子の製造方法の一実
施例を示す断面図である。 １……Ｐ型シリコン基板、２……溝、３……酸
化膜、５……溝、６……第１の電極、７……誘電
体、８……第２の電極、９，１０……N+拡散層、
１１……ゲート酸化膜、１２……ゲート電極、
C1……キヤパシタ、T1……トランスフアゲート
トランジスタ。
Claims (1)
- １ 半導体基板の素子間分離領域部に溝を形成す
る工程と、その溝内を素子間分離用絶縁体で埋込
む工程と、その素子間分離用絶縁体に、キヤパシ
タ埋込み形成用の溝を形成する工程と、その溝の
側面および底面にキヤパシタの第１の電極を形成
し、その内面に誘電体膜を形成し、さらにその内
側にキヤパシタの第２の電極を形成して前記溝内
にキヤパシタを埋込み形成する工程と、その後、
前記素子間分離用絶縁体と隣接する基板領域に、
前記第１の電極に接続されるトランスフアゲート
トランジスタを形成する工程とを具備してなるダ
イナミツクメモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220515A JPS60113460A (ja) | 1983-11-25 | 1983-11-25 | ダイナミックメモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220515A JPS60113460A (ja) | 1983-11-25 | 1983-11-25 | ダイナミックメモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113460A JPS60113460A (ja) | 1985-06-19 |
| JPH0347588B2 true JPH0347588B2 (ja) | 1991-07-19 |
Family
ID=16752224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220515A Granted JPS60113460A (ja) | 1983-11-25 | 1983-11-25 | ダイナミックメモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113460A (ja) |
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Family Cites Families (4)
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-
1983
- 1983-11-25 JP JP58220515A patent/JPS60113460A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113460A (ja) | 1985-06-19 |
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