JPH0770675B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0770675B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置およびその製造方法に係り、特
に、半導体チツプのパッケージへの実装方法に関する。
〔発明の技術的背景およびその問題点〕
近年、半導体機器の小形化と共に、半導体メモリの高集
積化への要求が高まってきており、その集積度は３年間
に４倍というペースで向上する傾向にある。
このような要求に答えるべく多大な努力がはらわれてい
るが、最も重要なのは、電子機器内に設けられるICボー
ド上に組み込む際の実装密度（すなわち半導体チップの
ICボード上での単位面積当りの実装数）を高めることで
あり、そうすることによって更に機器全体の高集積化の
実現が可能となる。
その１つの手段としてICパッケージ内でのチップの実装
における高集積化が考えられる。
このため、ICパッケージ内の半導体チップを高密度に実
装すべくいろいろな方法が考えられている。通常、ICパ
ッケージ内に半導体チップを実装する方法としては、第
５図に示すように、パッケージ11内に設けられたくぼみ
12に半導体チップ13を１個水平な状態で載置し、平面的
に実装する方法が広く用いられている。
しかし、この方法では、１パッケージ,1チップであり、
実装面積としてはかなり無駄をしていることになる。
そこで改善策の１つとして、第６図に示すように、パッ
ケージ21の両面に２個のくぼみ22,22′を設け、背中合
わせに２個の半導体チップ23,23′を固着し、ワイヤＷ
によってボンディングする実装方法も提案されてはいる
が、この方法でも実装密度は２倍になるだけで、充分な
改善とはいい難いという問題があった。
〔発明の目的〕
本発明は、前記実情に鑑みてなされたもので、信頼性を
維持しつつ実装密度を格段に向上させることを目的とす
る。
〔発明の概要〕
そこで本発明では、パッケージ内に形成された配線パタ
ーンに対して電気的に接続されるように半導体チップを
前記配線パターン上に立て、前記配線パターン上から、
半導体チップ主表面上のパッド表面までバンプで覆うこ
とによって、固着せしめるようにしている。
すなわち本願発明は、パッケージ内にチップを立てて搭
載するものであり、また接続に際しても、電極はチップ
の主表面に形成しておき、配線パターン上に形成された
バンプを用いてバンプ層がこの電極を覆うように溶融さ
せることにより電気的および機械的接続を達成するもの
である。
また望ましくは、パッケージ内には複数のチップが互い
に平行となるように配列されている。
さらに望ましくは、パッケージは前記配線パターンに接
続され、前記パッケージから外方に導出せしめられたリ
ードを具備している。
さらに望ましくは、前記チップを、複数のメモリチップ
で構成すれば、実装密度が高いため、小型でメモリ容量
の大きなメモリを提供することができる。
さらに望ましくは、前記チップを複数のメモリチップで
構成し、各メモリチップ毎にリード選択用のリードを割
り当てるようにすれば、回路構成も簡略化され、集積度
が大幅に増大する。
さらに望ましくは、前記チップを、内部に判断回路を具
備した複数のメモリチップとし、各チップ毎に前記リー
ドが割り当てられ、さらに各メモリチップが共通して接
続されたリードを具備し、前記各メモリチップに共通し
て接続されたリードからチップ選択信号が入力されると
前記判断回路で判断して特定のメモリチップが選択的に
駆動されるように構成すれば、集積度が向上してメモリ
容量が大幅に増大する上、配線基板上の配線パターンも
簡略化することができる。
さらに本願発明の方法では、チップ搭載領域にバンプが
形成された配線パターンとこれに電気的に接続されるリ
ードとを備えたリード構成体を用意する工程と、主表面
上の一端部にパッドを配列したチップを用意する工程
と、前記リード構成体の前記配線パターン上に、立てた
状態でチップを載置し、加熱することによりバンプによ
って前記チップを前記配線パターン上に融着せしめる工
程と、前記リードを除く全体をパッケージ内に封止する
工程とを含むことを特徴とする。
すなわち、本願発明は、配線パターンのチップ搭載領域
にバンプを形成しておき、このバンプ上に主表面上の一
端部にパッドを配列したチップをたてた状態で搭載し
て、加熱することによりバンプを前記チップの主表面の
パッド上まで覆うようにし、前記チップの電気的接続と
機械的接続とを一度に達成するようにしたこのである。
すなわち、この方法では半導体チップは立てた状態であ
るため小面積で多数個実装でき、大幅に実装密度を向上
せしめ得る上、パッケージ内に形成された配線パターン
に対して電気的に接続をしたい部分にハンダバンプを形
成し、固着と電気的接続の両方を同時に達成するように
すればよいため、接続が極めて容易となる。
例えば、従来のICパッケージ面積内に10個の半導体チッ
プを立てて実装すれば10倍の実装密度を実現することが
可能である。
〔発明の効果〕
本発明によれば、実装密度が大幅に向上する上、ハンダ
バンプにより、チップの固着おびボンディングによるチ
ップとパッケージ内の配線パターンとの接続が同時に達
成でき、作業性が良い。
また、信頼性についても、従来のレベルを維持すること
ができる。
〔発明の実施例〕
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
第１図は、５個の半導体チップを立てて実装した半導体
装置の封止前の状態を示す図である。
この半導体装置は、プラスチック製のパッケージ１と６
本の２列のリードピン３と、このパッケージの主面に形
成された凹部４に符合して該リードピン３と一体的に形
成された配線パターン５と、該配線パターン５上の所定
の位置にハンダバンプ６によって立てた状態で電気的に
接続されると共に、安定良く固着せしめられた５枚のチ
ップ２とから構成されており、通常は、キャップ（図示
せず）によって封止されるようになっている。
なお、各半導体チップ２は、第２図に示す如くボンディ
ングパッド2Pが１方の辺に配列されるようにパターン設
計がなされている。
また、リードピン３に接続されている配線パターンは、
第３図に示す如く、リードピンと共にリードフレームと
して打ち抜き加工により形成したものをパッケージ１に
挟み込み、パッケージ１の凹部４に符合するように形成
されており、所定の位置でチップのボンディングパッド
2Pとハンダバンプ６を介して接続される。
かかる配線パターンにより半導体チップ間、半導体チッ
プとリードピン間が所望に接続され、集積度が向上した
と同等の効果が得られる。チップはいかなる種類のチッ
プの取り合せも可能であるが、チップの選択が必要な場
合、例えばdRAMのチップを並べてチップの数倍の容量を
実現するような場合は、各チップ毎にアドレス用のリー
ドピンを割り当てればよい。また、チップ毎に判断回路
を設け、共通のリードピンからチップ選択信号を入力す
ることもできる。
接続部は、第４図に拡大図を示す如く、ハンダバンプ６
によって配線パターン５上にチップ２が立てられた状態
となっている。
実装に際しては、リードピンと配線パターンとを一体的
に打ち抜き加工によって形成したリードフレームを作製
し、まず、パッケージ内の凹部に配線パターンが符合す
るように、パッケージにリードフレームを固着する。
この後、該配線パターンの所定の位置にハンダバンプを
形成し、順次５枚のチップを載せ、加熱によって該配線
パターンも融着する。
そして最後に、キャップをかぶせ、封止する。
このようにして形成された半導体装置は、チップを立て
た状態で実装できるため、大幅に実装密度が向上する。
また、ワイヤボンディングが不要となり、すべてハンダ
バンプによりボンディングであるため、信頼性が低下す
ることもない。
なお、ハンダバンプによって接続を行なう位置の配線パ
ターンは少し太くしておいた方がよい。
また、チップは一つずつまたは全部一度に機械アームに
よって立てた形でセットしても良いし、スペーサ等によ
って所定の間隔を維持しつつ全部一体的にセットし、後
でスペーサを除去するようにすることも可能である。フ
ィルムキャリア方式を用いて実装し、これをパッケージ
内に設置するようにしてもよい。
更に、配線パターンは、必ずしもリードフレームと一体
的に形成する必要はなく、配線基板のようなものを用い
てもよい。
【図面の簡単な説明】
第１図は、本発明実施例（封止前）の半導体装置を示す
図、第２図は、同半導体装置で用いられる半導体チップ
のボンディングパッドの状態を示す図、第３図は、同装
置で用いられる配線パターンを示す図、第４図は、接続
部の状態を示す図、第５図および第６図は、従来例の半
導体装置を示す図である。 １……パッケージ、２……チップ、2P……ボンディング
パッド、３……リードピン、４……凹部、５……配線パ
ターン、６……ハンダバンプ、11……パッケージ、12…
…凹部、13……半導体チップ、21……パッケージ、22,2
2′……くぼみ、23,23′……半導体チップ。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】外部電極を有するパッケージと、 前記パッケージに配設され、前記外部電極に接続される
    配線パターンと、 前記配線パターン上のチップ搭載領域に形成されたバン
    プと、 チップの主表面上の端部にパッドを有するチップとを具
    備し、 前記チップは前記パッドを前記配線パターン側に位置せ
    しめるように前記配線パターン上に立てられ、かつ、 前記バンプが前記チップ搭載領域上から前記パッド表面
    まで覆うことによって前記パッケージ内で前記配線パタ
    ーンとの電気的接続及び機械的接続がされるようにした
    ことを特徴とする半導体装置。
  2. 【請求項２】前記パッケージ内には複数の前記チップが
    互いに平行となるように配列されていることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
  3. 【請求項３】前記外部電極は、前記パッケージから外方
    に導出せしめられたリードであることを特徴とする特許
    請求の範囲第１項記載の半導体装置。
  4. 【請求項４】前記チップは、複数のメモリチップから構
    成されていることを特徴とする特許請求の範囲第１項記
    載の半導体装置。
  5. 【請求項５】前記チップは、複数のメモリセルチップか
    ら構成され、各メモリチップ毎にリード選択用のリード
    が割り当てられていることを特徴とする特許請求の範囲
    第３項記載の半導体装置。
  6. 【請求項６】前記チップは内部に判断回路を具備した複
    数のメモリチップであり、各チップ毎に前記リードが割
    り当てられ、さらに各メモリチップが共通して接続され
    たリードを具備し、前記各メモリチップに共通して接続
    されたリードからチップ選択信号が入力されると前記判
    断回路で判断して特定のメモリチップが選択的に駆動さ
    れるように構成されていることを特徴とする特許請求の
    範囲第３項記載の半導体装置。
  7. 【請求項７】チップ搭載領域にバンプが形成された配線
    パターンとこれに電気的に接続されるリードとを備えた
    リード構成体を用意する工程と、 チップの主表面上の一端部にパッドを配列したチップを
    用意する工程と、 前記パッドを前記配線パターン側に位置せしめるように
    前記チップを前記リード構成体の前記配線パターン上に
    立てた状態で載置し、加熱することによりバンプによっ
    て前記チップを前記配線パターン上に融着せしめる工程
    と、 前記リードを除く全体をパッケージ内に封止する工程と
    を含むことを特徴とする半導体装置の製造方法。
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FR2688628A1 (fr) * 1992-03-13 1993-09-17 Commissariat Energie Atomique Assemblage tridimensionnel de composants electroniques par microfils et galettes de soudure et procede de realisation de cet assemblage.
FR2709870B1 (fr) * 1993-09-06 1995-10-13 Commissariat Energie Atomique Procédé d'assemblage tridimensionnel de composants électroniques par boucles de microfils et éléments de soudure.
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