JPH04284663A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04284663A JPH04284663A JP3048416A JP4841691A JPH04284663A JP H04284663 A JPH04284663 A JP H04284663A JP 3048416 A JP3048416 A JP 3048416A JP 4841691 A JP4841691 A JP 4841691A JP H04284663 A JPH04284663 A JP H04284663A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- arrayed
- wiring
- electrode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】〔発明の目的〕
【０００２】
【産業上の利用分野】本発明は、半導体装置に係り、特
に複数の異なる種類の半導体チップを複数個積層して搭
載するようにした半導体装置の実装構造に関する。
に複数の異なる種類の半導体チップを複数個積層して搭
載するようにした半導体装置の実装構造に関する。
【０００３】
【従来の技術】近年、ＣＯＢ（Ｃｈｉｐ ｏｎ ｂ
ｏｒｄ）やメモリカード用モジュールなどの高密度実装
における軽薄短小高機能化の傾向は高まる一方である。
ｏｒｄ）やメモリカード用モジュールなどの高密度実装
における軽薄短小高機能化の傾向は高まる一方である。
【０００４】高機能化という点に着目すると、限られた
寸法のパッケージ内により多くの品種を複数個並べて搭
載し接続するには困難な状況にある。
寸法のパッケージ内により多くの品種を複数個並べて搭
載し接続するには困難な状況にある。
【０００５】図３は従来の一般的な高密度実装型の半導
体装置である。この半導体装置では、定められた長さの
パッケージ３内に形成された２つのキャビティ６内に他
品種の半導体チップ１，２を搭載し、キャビテイ６内に
形成された配線４を介して相互に接続配線を行うように
している。５はチップのボンディングパッド９と配線４
との間を接続するワイヤである。
体装置である。この半導体装置では、定められた長さの
パッケージ３内に形成された２つのキャビティ６内に他
品種の半導体チップ１，２を搭載し、キャビテイ６内に
形成された配線４を介して相互に接続配線を行うように
している。５はチップのボンディングパッド９と配線４
との間を接続するワイヤである。
【０００６】このように長さの決められたパッケージ内
に多品種の半導体チップを複数個並べて実装した場合、
その種類および数が限られるばかりでなく、パッケージ
内における半導体チップの占有面積が大きくなり、必然
的にパッケージを大型化せざるを得なくなる。また異な
る種類のチップを接続する場合、パッケージ内の配線の
引き回しによる電気抵抗の悪化を招くのみならず、さら
にはこれらの実装の複雑化による接続不良の原因となり
、信頼性に大きな影響を及ぼす。
に多品種の半導体チップを複数個並べて実装した場合、
その種類および数が限られるばかりでなく、パッケージ
内における半導体チップの占有面積が大きくなり、必然
的にパッケージを大型化せざるを得なくなる。また異な
る種類のチップを接続する場合、パッケージ内の配線の
引き回しによる電気抵抗の悪化を招くのみならず、さら
にはこれらの実装の複雑化による接続不良の原因となり
、信頼性に大きな影響を及ぼす。
【０００７】
【発明が解決しようとする課題】このように従来の半導
体装置では、定められた長さのパッケージ内に多品種の
半導体チップを複数個実装しようとすると、半導体チッ
プの占有面積が大きくなり、必然的にパッケージを大型
化せざるを得なくなる上、チップ間の接続のための、パ
ッケージ内配線の引き回しによる電気抵抗の悪化、さら
にはこれらの実装の複雑化による接続不良の原因となり
、信頼性が低いという問題があった。
体装置では、定められた長さのパッケージ内に多品種の
半導体チップを複数個実装しようとすると、半導体チッ
プの占有面積が大きくなり、必然的にパッケージを大型
化せざるを得なくなる上、チップ間の接続のための、パ
ッケージ内配線の引き回しによる電気抵抗の悪化、さら
にはこれらの実装の複雑化による接続不良の原因となり
、信頼性が低いという問題があった。
【０００８】本発明は前記実情に鑑みてなされたもので
、小型で信頼性の高い半導体装置を提供することを目的
とする。
、小型で信頼性の高い半導体装置を提供することを目的
とする。
【０００９】［発明の構成］
【００１０】
【課題を解決するための手段】本発明では、下側の半導
体チップ表面を絶縁膜で被覆しこの絶縁膜の上層に電極
（ボンディングパッド）を再配列し、上側の半導体チッ
プのボンディングパッドとの距離を小さくし、接続配線
距離を短縮化して、複数の半導体チップを積層して、同
一容器内に収容するようにしている。
体チップ表面を絶縁膜で被覆しこの絶縁膜の上層に電極
（ボンディングパッド）を再配列し、上側の半導体チッ
プのボンディングパッドとの距離を小さくし、接続配線
距離を短縮化して、複数の半導体チップを積層して、同
一容器内に収容するようにしている。
【００１１】
【作用】上記構成によれば、互いに電気的に接続するよ
うな端子電極は半導体チップを積層して、容器内で相互
接続するため、容器内での配線の引き回しを低減し、信
頼性の高い半導体装置を得ることができる。
うな端子電極は半導体チップを積層して、容器内で相互
接続するため、容器内での配線の引き回しを低減し、信
頼性の高い半導体装置を得ることができる。
【００１２】望ましくは、上側の半導体チップのボンデ
ィングパッドも再配列し、さらなる配線距離の短縮化を
はかることができる。
ィングパッドも再配列し、さらなる配線距離の短縮化を
はかることができる。
【００１３】
【実施例】以下本発明の実施例について、図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００１４】実施例１
図１は、本発明の第１の実施例の半導体装置の斜視図、
図２は同装置の断面図である。
図２は同装置の断面図である。
【００１５】この半導体装置は、パッケージ１３内に形
成されたキャビテイ１６内に、表面にポリイミド膜を介
して再配列配線１０および再配列パッド７を形成した第
１の半導体チップ１を搭載し， さらにこの上に第２の
半導体チップ２を積層し、前記再配列パッド７と第２の
半導体チップ２のボンディングパッド９とをワイヤ５を
介して相互接続するように実装したことを特徴とするも
のである。再配列パッド７は第１の半導体チップの周縁
部に位置するボンディングパッド１９から再配列配線１
０によって引き回され、それぞれ第２の半導体チップ２
の所望のボンディングパッド９に近接するように形成さ
れている。
成されたキャビテイ１６内に、表面にポリイミド膜を介
して再配列配線１０および再配列パッド７を形成した第
１の半導体チップ１を搭載し， さらにこの上に第２の
半導体チップ２を積層し、前記再配列パッド７と第２の
半導体チップ２のボンディングパッド９とをワイヤ５を
介して相互接続するように実装したことを特徴とするも
のである。再配列パッド７は第１の半導体チップの周縁
部に位置するボンディングパッド１９から再配列配線１
０によって引き回され、それぞれ第２の半導体チップ２
の所望のボンディングパッド９に近接するように形成さ
れている。
【００１６】そしてキャビティ１６には、第１の配線１
４が形成され、この第１の配線は、ワイヤ５を介して第
１の半導体チップ１の周縁部に位置するボンディングパ
ッド１９と接続される。２０は第２の半導体チップ表面
のボンディングパッドを相互接続するための再配列配線
である。
４が形成され、この第１の配線は、ワイヤ５を介して第
１の半導体チップ１の周縁部に位置するボンディングパ
ッド１９と接続される。２０は第２の半導体チップ表面
のボンディングパッドを相互接続するための再配列配線
である。
【００１７】この装置によれば、チップ間の相互接続は
再配列されたボンディングパッドを介してなされるため
、容器内での配線の引き回しを低減し、信頼性の高い半
導体装置を得ることができる。
再配列されたボンディングパッドを介してなされるため
、容器内での配線の引き回しを低減し、信頼性の高い半
導体装置を得ることができる。
【００１８】なお、前記実施例では、下側の半導体チッ
プのボンディングパッド１９の一部が露呈するようにポ
リイミド膜８を形成し、該ボンディングパッド１９上に
かかるようにポリイミド膜８上層に再配列配線を形成し
ているが、半導体チップのボンディングパッド１９がす
べて覆われるようにポリイミド膜を形成し、スルーホー
ルを介して再配列配線と接続するようにしてもよい。
プのボンディングパッド１９の一部が露呈するようにポ
リイミド膜８を形成し、該ボンディングパッド１９上に
かかるようにポリイミド膜８上層に再配列配線を形成し
ているが、半導体チップのボンディングパッド１９がす
べて覆われるようにポリイミド膜を形成し、スルーホー
ルを介して再配列配線と接続するようにしてもよい。
【００１９】また、前記実施例では、両方の半導体チッ
プのボンディングパッドを再配列するようにしたが、下
側の第１の半導体チップのボンディングパッドのみを再
配列するようにしてもよい。また、上側の第２の半導体
チップにも第１の半導体チップの対応するパッド位置に
近くなるように再配列配線を形成しボンディングパッド
を再配列するようにすればパッケージ内でのボンディン
グワイヤの引き回しおよび配線の引き回しをさらに小さ
くすることができる。
プのボンディングパッドを再配列するようにしたが、下
側の第１の半導体チップのボンディングパッドのみを再
配列するようにしてもよい。また、上側の第２の半導体
チップにも第１の半導体チップの対応するパッド位置に
近くなるように再配列配線を形成しボンディングパッド
を再配列するようにすればパッケージ内でのボンディン
グワイヤの引き回しおよび配線の引き回しをさらに小さ
くすることができる。
【００２０】また、前記実施例では２個の半導体チップ
を積層するようにしたが、３個以上を積層するようにし
てもよいことはいうまでもない。
を積層するようにしたが、３個以上を積層するようにし
てもよいことはいうまでもない。
【００２１】実施例２
加えて、第１および第２の半導体チップ間での相互接続
端子を他数個もつような場合には、一方または両方のボ
ンディングパッドを再配列し、ワイヤを介することなく
直接接合（ダイレクトボンディング）で両者を接続する
ようにしてもよい。
端子を他数個もつような場合には、一方または両方のボ
ンディングパッドを再配列し、ワイヤを介することなく
直接接合（ダイレクトボンディング）で両者を接続する
ようにしてもよい。
【００２２】本発明の第２の実施例としてこの例につい
て図３を参照しつつ説明する。
て図３を参照しつつ説明する。
【００２３】この半導体装置は、図３に示すように、第
１の半導体チップ２１ａ表面を覆うポリイミド樹脂膜２
７上に形成された再配列電極（ボンディングパッド）３
０ａと、この再配列電極３０ａに対応するように第２の
半導体チップ２１ｂにもポリイミド樹脂膜２７を介して
再配列電極３０ｂを形成し、両者を再配列電極が向かい
合うように、リードフレームのインナーリード２２を介
して積層し、インナーリード２２の先端がバンプ２６に
よってそれぞれ第１および第２の半導体チップの再配列
電極に直接接合されていることを特徴とするものである
。
１の半導体チップ２１ａ表面を覆うポリイミド樹脂膜２
７上に形成された再配列電極（ボンディングパッド）３
０ａと、この再配列電極３０ａに対応するように第２の
半導体チップ２１ｂにもポリイミド樹脂膜２７を介して
再配列電極３０ｂを形成し、両者を再配列電極が向かい
合うように、リードフレームのインナーリード２２を介
して積層し、インナーリード２２の先端がバンプ２６に
よってそれぞれ第１および第２の半導体チップの再配列
電極に直接接合されていることを特徴とするものである
。
【００２４】すなわち、図４に上側の第１の半導体チッ
プ２１ａを除いた状態を示すように、半導体チップ２１
ｂの能動素子領域を含む表面全体がポリイミド樹脂膜２
７で被覆されており、このポリイミド樹脂膜に形成され
たスルーホールｈを介してボンディングパッド２２に接
続するように、再配列電極３０ｂを含む再配列配線３１
が能動素子領域上に再配列されている。そしてこの再配
列電極３０ｂにインナーリード２２の先端がバンプ２６
によって直接接合されている。
プ２１ａを除いた状態を示すように、半導体チップ２１
ｂの能動素子領域を含む表面全体がポリイミド樹脂膜２
７で被覆されており、このポリイミド樹脂膜に形成され
たスルーホールｈを介してボンディングパッド２２に接
続するように、再配列電極３０ｂを含む再配列配線３１
が能動素子領域上に再配列されている。そしてこの再配
列電極３０ｂにインナーリード２２の先端がバンプ２６
によって直接接合されている。
【００２５】そしてこの上に、向かい合うように第１の
半導体チップ２１ａの再配列電極がこのインナーリード
２２にバンプ２６によって直接接合され、第１および第
２の半導体チップの相互接続とリードフレームへの接続
とを行っている。
半導体チップ２１ａの再配列電極がこのインナーリード
２２にバンプ２６によって直接接合され、第１および第
２の半導体チップの相互接続とリードフレームへの接続
とを行っている。
【００２６】そして、この外側は封止樹脂２９で被覆さ
れている。２３は前記インナーリード２２と一体的に形
成され、樹脂パッケージ２９から導出されるアウターリ
ードである。２８はインナーリード表面を被覆する絶縁
膜としてのポリイミド膜である。
れている。２３は前記インナーリード２２と一体的に形
成され、樹脂パッケージ２９から導出されるアウターリ
ードである。２８はインナーリード表面を被覆する絶縁
膜としてのポリイミド膜である。
【００２７】この構造では、例えば同一チップを相互接
続して用いる場合に、向かい合わせにするとボンディン
グパッドの位置は互いに反転した位置になってしまい、
ボンディングワイヤが長くなってしまうが、このように
ボンディングパッドを互いに相対向するように再配列し
、さらにこれらボンディングパッドの間にインナーリー
ド２２を挟んで直接接合することができ、極めて小型で
信頼性の高いものとなる。
続して用いる場合に、向かい合わせにするとボンディン
グパッドの位置は互いに反転した位置になってしまい、
ボンディングワイヤが長くなってしまうが、このように
ボンディングパッドを互いに相対向するように再配列し
、さらにこれらボンディングパッドの間にインナーリー
ド２２を挟んで直接接合することができ、極めて小型で
信頼性の高いものとなる。
【００２８】なお、リードフレームに代えて、フィルム
キャリアを用いるようにしてもよい
キャリアを用いるようにしてもよい
【００２９】。
【発明の効果】以上説明してきたように、本発明によれ
ば、複数の半導体チップを積層して、同一容器内に収容
するとともに下層側の半導体チップ表面を絶縁膜で被覆
しこの絶縁膜の上層に電極を再配列し、上層側の半導体
チップのボンディングパッドとの距離を小さくし、接続
配線距離を短縮化するようにしているため、容器内での
配線の引き回しを低減し、信頼性の高い半導体装置を得
ることができる。
ば、複数の半導体チップを積層して、同一容器内に収容
するとともに下層側の半導体チップ表面を絶縁膜で被覆
しこの絶縁膜の上層に電極を再配列し、上層側の半導体
チップのボンディングパッドとの距離を小さくし、接続
配線距離を短縮化するようにしているため、容器内での
配線の引き回しを低減し、信頼性の高い半導体装置を得
ることができる。
【図１】本発明の第１の実施例の半導体装置を示す斜視
図。
図。
【図２】本発明の実施例の半導体装置の断面図。
【図３】本発明の第２の実施例の半導体装置を示す断面
図。
図。
【図４】本発明の第２の実施例の半導体装置の一部破断
図。
図。
【図５】従来例の半導体装置を示す斜視図。
１ 第１の半導体チップ
２ 第２の半導体チップ
３ パッケージ
４ 配線層
５ ワイヤ
６ キャビテイ
７ パッド
８ ポリイミド膜
９ パッド
１０ 第２の配線
１３ パッケージ
１４ 配線
１６ キャビテイ
２１ａ 第１の半導体チップ
２１ｂ 第２の半導体チップ
２２ インナーリード
２７ ポリイミド樹脂膜
３０ａ 再配列電極（ボンディングパッド）３０ｂ
再配列電極 ２６ バンプ ｈ スルーホール ３１ 再配列配線
再配列電極 ２６ バンプ ｈ スルーホール ３１ 再配列配線
Claims (1)
- 【請求項１】 半導体チップを収容する容器内に、表
面を絶縁膜で被覆しこの絶縁膜の上層に電極を再配列し
てなる第１の半導体チップと、第２の半導体チップとを
順次積層するとともに、前記再配列された電極と前記第
２の半導体チップの電極とを接続して、実装するように
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048416A JPH04284663A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048416A JPH04284663A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284663A true JPH04284663A (ja) | 1992-10-09 |
Family
ID=12802707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048416A Pending JPH04284663A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284663A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854740A (en) * | 1995-04-27 | 1998-12-29 | Lg Semicon Co., Ltd. | Electronic circuit board with semiconductor chip mounted thereon, and manufacturing method therefor |
| JP2002261234A (ja) * | 2001-03-05 | 2002-09-13 | Oki Electric Ind Co Ltd | 再配置用シート、半導体装置およびその製造方法 |
| KR100390466B1 (ko) * | 1999-12-30 | 2003-07-04 | 앰코 테크놀로지 코리아 주식회사 | 멀티칩 모듈 반도체패키지 |
| US6812575B2 (en) | 2000-08-29 | 2004-11-02 | Nec Corporation | Semiconductor device |
| US6836002B2 (en) | 2000-03-09 | 2004-12-28 | Sharp Kabushiki Kaisha | Semiconductor device |
| KR100480515B1 (ko) * | 2001-05-25 | 2005-04-06 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
-
1991
- 1991-03-13 JP JP3048416A patent/JPH04284663A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854740A (en) * | 1995-04-27 | 1998-12-29 | Lg Semicon Co., Ltd. | Electronic circuit board with semiconductor chip mounted thereon, and manufacturing method therefor |
| KR100390466B1 (ko) * | 1999-12-30 | 2003-07-04 | 앰코 테크놀로지 코리아 주식회사 | 멀티칩 모듈 반도체패키지 |
| US6836002B2 (en) | 2000-03-09 | 2004-12-28 | Sharp Kabushiki Kaisha | Semiconductor device |
| US6812575B2 (en) | 2000-08-29 | 2004-11-02 | Nec Corporation | Semiconductor device |
| JP2002261234A (ja) * | 2001-03-05 | 2002-09-13 | Oki Electric Ind Co Ltd | 再配置用シート、半導体装置およびその製造方法 |
| KR100480515B1 (ko) * | 2001-05-25 | 2005-04-06 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
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