JPH0770693B2 - 半導体チツプ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、論理ゲート・アレイ・チップ（マスター・ス
ライスとも呼ばれる）に関し、具体的には、同じチップ
のそれぞれの区域からアナログ機能及びディジタル機能
をもたらすように適合された上記チップに関する。

B.従来技術 チップのサイズが大きくなり、回路密度が増大し、コン
ピュータ・システムの複雑さに近づくにつれて、同じチ
ップ上にアナログ機能もディジタル機能も組み込む必要
が生じる。

単純な手法では、必要なアナログ回路及びディジタル回
路のそれぞれを他を考慮せずに別々に設計することがで
きる。ただし、このような手法では、ただ１種の機能の
従来のチップ設計をどんなに活用しても、その他の機能
を組み込む、たとえば従来のディジタル機能ゲート・ア
レイにアナログ機能を加えることはできない。

C.発明が解決しようとする問題点 本発明の一目的は、複数の基本ゲートやマスター・スラ
イス・セル設計を必要とせず、同じゲートまたはマスタ
ー・スライス・チップ上にアナログ機能ならびにディジ
タル機能を実現することにある。

もう一つの目的は、同じ基本ゲート設計を使って、同じ
ゲート・アレイ・チップ上に発振器及び論理機能を設け
ることにある。

さらにもう一つの目的は、同じゲート・アレイ・チップ
上に周波数が異なる複数の発振器ならびに論理機能を設
けることにある。

またもう一つの目的は、同様なアレイ給電メタライゼー
ション・パターンを使って、同じゲート・アレイ上に周
波数が異なる複数の発振器ならびに論理機能を設けるこ
とにある。

なおもう一つの目的は、同じセル設計を使用して、従来
の論理ゲート・アレイに発振機能を加えることにある。

D.問題点を解決するための手段 本発明の目的は、その一部分が少なくとも１個の発振器
信号の発生専用となっている論理ゲート・アレイを設け
ることによって達成される。専用部分は、アレイの残余
論理部分と同じゲート・アレイ・セル設計及び類似のア
レイ給電メタライゼーション・パターンを利用してい
る。

本発明の半導体チップは、ディジタル論理素子を含むセ
ルで構成され、その一部のセル中の論理素子が少なくと
も１個の発振回路を形成するように接続されているゲー
ト・アレイと、上記発振器からの周波数信号及び基準周
波数信号を受け取り、これらの信号周波数相互間の周波
数差を示す制御信号を発生するための手段と、上記制御
信号に応答して上記発振回路を形成するセルへ制御され
た大きさの電力を供給し、上記発振回路の発振周波数を
制御するための手段とを備え、 １個の半導体チップ上で、論理機能とアナログ機能の両
方を実行することを特徴とする。

実施例では、制御信号発生手段は、位相比較機構、基準
周波数回路、及び発振ループ中に接続されている奇数個
のアレイ・セルから構成される。

各発振ループ・セルによって導入される遅延の量は、そ
の印加電源電圧の関数である。したがって、発振ループ
・セル以外のアレイのすべてのセルに、チップ電力線母
線が接続される。発振ループ・セルは、当該の位相比較
機構の制御電圧出力によって給電される。比較機構は、
２つの入力信号の周波数差によって決まる制御信号を出
す。第１の入力信号は、所期の基準信号である。もう一
方の入力信号は、ループに接続された発振器セルから、
直接にあるいは周波数分割動作または周波数逓倍動作を
行なった後に得られる。

複数の発振器周波数をオンチップで望む場合には、各周
波数ごとに別々の発生回路を使用し、当該の比較機構に
信号を印加する前に、各発振ループの出力端で異なる周
波数分割動作または周波数逓倍動作を行なう。ただし、
すべての位相比較機構に同じ基準信号を使用する。

E.実施例 第１図では、この好ましい実施例は、ただ１個の従来の
ゲート・アレイ・チップ１上に、たとえばそれぞれ40MH
z、32MHzの周波数で動作する、２つのクロック発振器
（OSC）を導入した例を示している。便宜上、チップ１
のアクセス可能な周辺に沿った位置にある領域２内に、
発振器が配置されている。ゲート・アレイ、すなわちマ
スター・スライス設計技術に従って、領域２、及びチッ
プ１の領域３には、同じゲート・アレイ・セルが均一に
設けられている。ただし、領域２中のアレイ・セルは、
一緒に接続されて、一対の発振器信号発生源を形成して
いる。その上、後で説明するように、領域２のセルの一
部は、通常ならチップ全体のセルに給電するチップの母
線から遮断されている。

安定性を高めるため、領域２の発振器は水晶制御するこ
とができる。このために、単一のオフチップの基準発振
器（OSC）水晶４が、やはり領域２内に位置する１個の
オンチップ基準発振器（OSC）５（第２図に示してあ
る）に接続されている。

従来の設計では、各周波数当り１個の水晶発振器を使っ
て、それぞれの水晶発振器で基準クロック発振周波数を
発生させてきた。しかし、本発明の第１の特徴による
と、個々の装置を、第２図の単一のオフチップ水晶装置
４、単一のオンチップ基準発振器５、及び複数の位相／
周波数ロック・ループ６及び７で置き換えて、所期の基
準クロック周波数対を発生させる。１個のチップ上に基
準発振器及び位相ロック・ループを集積させることによ
り、別々の水晶発振器に比べてかなりのコスト節減が実
現できる。

本発明のもう一つの特徴によると、本来は論理回路を実
現するために作成された従来のゲート・アレイすなわち
マスター・スライス設計のセルを使って、オンチップ発
振装置を実現することにより、さらに一層のコスト節減
が得られる。

第２図は、オフチップの発振器水晶４からの周波数が、
位相ロック・ループ６中の発振器８及び位相ロック・ル
ープ７中の発振器９を安定させる方式を示している。第
２図に示した位相ロック・ループ６の構成では、発振器
８からの信号が、周波数分割器10を介して位相／周波数
比較機構11の一方の入力端に印加される。比較機構11の
第２入力は、水晶制御される基準発振器５から得られ
る。この実施例では、比較機構11により、２つの入力の
周波数差を表わす直流成分を含む出力制御電圧がもたら
される。フィルタ12によって制御電圧の直流成分を抽出
し、これを給電電圧として発振器８に印加する。通常の
サーボ・フィードバック方式のように、周波数分割器10
の出力側で得られる発振器８の分割周波数は、基準発振
器５の周波数とほぼ等しくなるようにされている。した
がって、発振器８の高調波に関係する周波数（周波数分
割器10によって整数比が導入される）も、同じ様に厳密
に周波数安定化される。信号周波数分割器の代わりに、
各ループ接続発振器が基準発振器５の周波数の低調波で
動作するように励振される信号周波数逓倍器を利用する
ことにより、完全に類似の動作が実現できる。

ループ７の装置及び動作は上記のループ６に対応してお
り、唯一の違いは、発振器９が周波数分割器10の比率で
はなく、周波数分割器13の比率で決まる周波数で動作す
ることである。

本発明は、特定の回路設計や回路技術のみに限定される
ものではない。たとえば、1986年６月10付けでマーシャ
ル・ウィリアムズ（Marshall Williams）に授与された
米国特許第4594563号明細書に、ループ６とループ７の
両方に適した実施態様が記載されている。基本セル設
計、及びバイポーラやFET技術など使用するゲート・ア
レイ・チップの技術に応じて、当業者にとって、多くの
特定回路設計が利用可能である。第３図は、ループ設計
で接続されたAND反転（AI）アレイ・セルを用いた発振
器８、９の設計構成を示している。

第３図から、各発振ループが14、15、16、17、18など奇
数個のAND反転セルから構成されていることがわかる。
動作の際には、「１」がインバータ・ループを完全に一
周して、これらのセルによって奇数個の累積的反転及び
遅延が導入され、「ゼロ」をノード19に到着させるま
で、セル16はそのモードで「１」のまま留まる。出力ノ
ード19での「１」から「０」への変化は、ループ発振器
の反復速度の半分の速度で起こる。次いで、（この例で
は）「ゼロ」がループ中を伝播して、ノード19で奇数個
のインバータ・セルによって反転されるまで、５段の遅
延の間、ノード19は「ゼロ」の値のままに留まる。

伝播するパルスが各セル17、18、14、15、16を横切る際
に受ける時間遅延を変更することによって、発振器の反
復速度を変えることができる。回路の給電電位の変化に
応答して、伝播遅延の制御が実現できることが判明し
た。また、特に、ゲート・アレイ・チップの論理部分に
使用されるセルの給電に比べてループ・セルが低く給電
されている場合、ループ発振器反復率の遅延制御を得る
ために、基本AND反転セルをT²L回路で実施するのが特に
有利なこともわかった。AND反転セル負荷抵抗の値を制
御するだけで、セルの比較的低いまたは高い給電が容易
に実施できる。この負荷抵抗の面積は、負荷抵抗を形成
する際に使用する不純物注入または拡散マスクの面積に
よって決定できる。

各ループ・セルの伝播遅延を制御するために、電力線20
を介して、第３図のセル14、15、16、17、18に制御電圧
を印加する。制御電圧は、第２図のループ６のフィルタ
12など当該のループ・フィルタの出力から引き出され、
通常、1.4ないし2.2ボルトの間で変動する。ただし、チ
ップ１のすべてのセルは、通常、同じ電力母線によって
給電される。したがって、従来のゲート・アレイにルー
プ接続発振器を加える際、ループ・セルを上記母線から
分散することが必要となる。

第４図は、通常のチップ電力分配母線22から点Ａで遮断
された第３図の発振ループの集積回路パターンを概略的
に示している。上記で説明したように、その代わりに、
分離されたセル電力線23は、第２図のループ６のフィル
タ12やループ７のフィルタ52など当該ループ・フィルタ
からの出力線に接続される。第１図のゲート・アレイ・
チップ１の領域２用に金属パターン付けマスクを特別設
定することにより、ループ・フィルタと分離セル電力線
の間の必要な遮断及び必要な接続を容易に実施すること
ができる。第３図のAND反転（AI）セル14ないし18の対
応関係が、第４図のAND反転（AI）ループに示されてい
る。

F.発明の効果 本発明によれば、最小の回路設計変更で、同じゲート・
アレイ半導体チップ上でディジタル機能及びアナログ機
能の両方を実施することができる。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の基準信号発振器、
ループ接続された発振器、及び論理ゲート・アレイの相
対的配置を示す、単純化したチップ・レイアウト図であ
る。 第２図は、第１図の各位相ロック・ループ発振器の構成
図である。 第３図は、第２図のループ接続発振器セルの構成図であ
る。 第４図は、第１図のループ接続発振器部分の代表的メタ
ライゼーション・パターン図である。 １……ゲート・アレイ・チップ、４……オフチップ発振
器水晶、５……オンチップ基準発振器、６、７……位相
／周波数ロック・ループ、８、９……発振器、10、13…
…周波数分割器、11……比較機構、12……フィルタ、14
〜18……AND反転セル、19……出力ノード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン・フアーリイ・イーウイン アメリカ合衆国ニユーヨーク州ヨークタウ ン・ハイツ、デイアハント・ストリート 3441番地 (72)発明者 スコツト・アレン・マクカーベ アメリカ合衆国ニユーヨーク州ハイラン ド、ビスタ・ドライブ111番地 (72)発明者 ジヨセフ・マイケル・モズレイ アメリカ合衆国フロリダ州ボカ・ラトン、 ノースウエスト・トウエンテイエイトス・ ウエイ4800番地 (72)発明者 アレン・レズリイ・ムールグラブ、ジユニ ア アメリカ合衆国ニユーヨーク州ワツピンガ ーズ・フオールズ、チエルシイ・リツヂ・ ドライブ20エー番地 (72)発明者 フイリツプ・フランキイ・モト アメリカ合州国ニユーヨーク州マールボー ロ、ヒルサイド・ドライブ（番地なし) (72)発明者 クラレンス・イーヴアン・ピイターソン、 ジユニア アメリカ合衆国ニユーヨーク州ワツプンガ ーズ・フオールズ、サイドニイ・レーン15 番地 (72)発明者 フイリツプ・エドワード・プリツツラフ、 ジユニア アメリカ合衆国ニユーヨーク州ハイラン ド、タノ・ドライブ９番地 (56)参考文献 特開 昭51−35244（ＪＰ，Ａ) 特開 昭61−263241（ＪＰ，Ａ) 電子技術27［12］（1985）日刊工業新聞 社Ｐ．82−85

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタル論理素子及び電力線を含むセル
   で構成され、そのうちの選択された複数のセルの論理素
   子が少なくとも１つの発振回路を形成するように接続さ
   れているゲート・アレイと、 上記セルに上記電力線を介して電力を供給するための電
   力母線と、 基準周波数信号及び上記発振回路からの周波数信号を受
   け取り、これらの周波数信号間の周波数差を表す制御信
   号を発生するための手段と、 上記電力母線からの電力供給の替わりに上記発振回路を
   形成するセルの電力線へ上記制御信号を供給し、上記発
   振回路の発振周波数を制御するための手段と、 を備え、論理機能及びアナログ機能の両方を遂行する半
   導体チップ。