JPH0770709B2 - 半導体素子の入力保護装置 - Google Patents
半導体素子の入力保護装置Info
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- JPH0770709B2 JPH0770709B2 JP61067165A JP6716586A JPH0770709B2 JP H0770709 B2 JPH0770709 B2 JP H0770709B2 JP 61067165 A JP61067165 A JP 61067165A JP 6716586 A JP6716586 A JP 6716586A JP H0770709 B2 JPH0770709 B2 JP H0770709B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体素子特にMIS型トランジスタの入力保
護装置の改良に関する。
護装置の改良に関する。
（従来の技術） 従来、例えばMIS型トランジスタにおいては、外部から
加わる過大電圧特に人体の静電気放電から入力回路のゲ
ート絶縁膜を保護するために、入力保護装置を設けるこ
とが通常行われている。ところで、保護装置としてはい
くつかの方式があるが、PN接合の逆方向ブレークダウン
を利用し、逆方向耐圧を越えた入力電圧をPN接合を通す
方式が一般式である。
加わる過大電圧特に人体の静電気放電から入力回路のゲ
ート絶縁膜を保護するために、入力保護装置を設けるこ
とが通常行われている。ところで、保護装置としてはい
くつかの方式があるが、PN接合の逆方向ブレークダウン
を利用し、逆方向耐圧を越えた入力電圧をPN接合を通す
方式が一般式である。
ところで、最近MIS型トランジスタの微細化に伴い、ゲ
ート絶縁膜は更に薄膜化される傾向にあり、保護装置の
重要性はますます高くなっている。同時に、集積回路全
体に占める入出力回路の面積比も大きくなり、集積回路
の小型化のためには保護装置をも縮小する必要がある。
ート絶縁膜は更に薄膜化される傾向にあり、保護装置の
重要性はますます高くなっている。同時に、集積回路全
体に占める入出力回路の面積比も大きくなり、集積回路
の小型化のためには保護装置をも縮小する必要がある。
しかしながら、従来のPN接合の逆方向ブレークダウンを
利用した入力保護装置の保護性能はPN接合に依存する。
従って、十分な面積の接合でない場合には印加された過
大電圧を有効にバイバスすることができず、ゲート絶縁
膜を保護できなくなることもあり、また逆方向電流によ
りPN接合自体が熱破壊に至ることもある。また、逆方向
電流はPN接合全体に流れるわけではなく、局所的に耐圧
の低い場所に集中するため、PN接合の面積を大きくして
もそれに比例して保護性能が向上しない。
利用した入力保護装置の保護性能はPN接合に依存する。
従って、十分な面積の接合でない場合には印加された過
大電圧を有効にバイバスすることができず、ゲート絶縁
膜を保護できなくなることもあり、また逆方向電流によ
りPN接合自体が熱破壊に至ることもある。また、逆方向
電流はPN接合全体に流れるわけではなく、局所的に耐圧
の低い場所に集中するため、PN接合の面積を大きくして
もそれに比例して保護性能が向上しない。
（発明が解決しようとする問題点） 本発明は上記事情に鑑みてなされたもので、従来と比べ
小型で保護性能の高い半導体素子の入力保護装置を提供
することを目的とする。
小型で保護性能の高い半導体素子の入力保護装置を提供
することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、第１導電型の半導体基板と、この基板表面に
設けられた第２導電型の第１半導体層と、この第１半導
体層の表面に端部が該第１半導体層端部と近接して設け
られた第１導電型の第２半導体層と、前記第１半導体層
の表面に設けられた第１導電型の第３半導体層及び第２
導電型の第４半導体層と、前記第１半導体層を除く前記
基板表面に設けられた第１導電型の第５半導体層と、前
記第２半導体層と第３半導体層に接続されかつ半導体素
子の入力端子に接続された第１金属配線と、前記第４半
導体層と第５半導体層に接続されかつ前記半導体素子の
接地端子に接続された第２金属配線とを具備することを
特徴とし、もって小型で保護性能に優れた半導体素子の
保護装置を提供できる。
設けられた第２導電型の第１半導体層と、この第１半導
体層の表面に端部が該第１半導体層端部と近接して設け
られた第１導電型の第２半導体層と、前記第１半導体層
の表面に設けられた第１導電型の第３半導体層及び第２
導電型の第４半導体層と、前記第１半導体層を除く前記
基板表面に設けられた第１導電型の第５半導体層と、前
記第２半導体層と第３半導体層に接続されかつ半導体素
子の入力端子に接続された第１金属配線と、前記第４半
導体層と第５半導体層に接続されかつ前記半導体素子の
接地端子に接続された第２金属配線とを具備することを
特徴とし、もって小型で保護性能に優れた半導体素子の
保護装置を提供できる。
（作用） 本発明においては、入力端子に加わる電圧が接地電位に
対して負極性の場合、第１・第３半導体層から構成され
るダイオードは順方向にバイアスされるため、電流はダ
イオード及び第１半導体層の拡がり抵抗を経由して電流
が流れ、入力回路に過大電圧は印加されない。また、入
力端子に正の電圧が加わり、ダイオードの逆方向耐圧を
越える場合にはダイオードがブレークダウンする。この
とき、基板、第１・第２半導体層から構成されるNPNト
ランジスタのベース、エミッタ間は順バイアスされるた
め、ダイオードの逆方向電流の一部は第１半導体層の別
の広がり抵抗を経由して前記トランジスタのベース電流
となり、トランジスタがターンオンする。結果として、
入力端子に正の過大電圧が印加された場合には主として
前記トランジスタのコレクタ電流が流れ、過大電圧が入
力回路に加わることはない。従って、本発明によれば、
従来と比べ小型で高性能の入力保護装置を提供できる。
対して負極性の場合、第１・第３半導体層から構成され
るダイオードは順方向にバイアスされるため、電流はダ
イオード及び第１半導体層の拡がり抵抗を経由して電流
が流れ、入力回路に過大電圧は印加されない。また、入
力端子に正の電圧が加わり、ダイオードの逆方向耐圧を
越える場合にはダイオードがブレークダウンする。この
とき、基板、第１・第２半導体層から構成されるNPNト
ランジスタのベース、エミッタ間は順バイアスされるた
め、ダイオードの逆方向電流の一部は第１半導体層の別
の広がり抵抗を経由して前記トランジスタのベース電流
となり、トランジスタがターンオンする。結果として、
入力端子に正の過大電圧が印加された場合には主として
前記トランジスタのコレクタ電流が流れ、過大電圧が入
力回路に加わることはない。従って、本発明によれば、
従来と比べ小型で高性能の入力保護装置を提供できる。
（実施例） 以下、本発明の一実施例に係るNPNトランジスタの保護
装置を製造工程順に第１図（ａ）〜（ｄ）、第２図及び
第３図を参照して説明する。
装置を製造工程順に第１図（ａ）〜（ｄ）、第２図及び
第３図を参照して説明する。
（１）まず、例えば不純物濃度が１×1015cm-3のＮ型の
シリコン基板１にホウ素をイオン注入し、表面濃度が８
×1016cm-3で深さが４μｍのＰ型の第１半導体層（Ｐウ
ェル）２を形成した（第１図（ａ）図示）。次に、前記
基板１の表面に素子分離のための厚いフィールド酸化膜
３を例えば選択酸化法により形成した（第１図（ｂ）図
示）。つづいて、前記Ｐウェル２のフィールド酸化膜３
で囲まれた領域に、端部が前記Ｐウェル２の端部に近接
したＮ型の第２半導体層４、Ｎ型の第３半導体層５及び
Ｐ型の第４半導体層６を形成し、かつ前記Ｐウェル２以
外の前記基板１表面のフィールド酸化膜３で囲まれた領
域にＮ型の第５半導体層７を形成した（第１図（ｃ）図
示）。ここで、前記第２・第５半導体層４、７は、夫々
深さが0.4μｍでヒ素を表面濃度が１×1020cm-3となる
ように同じくヒ素を拡散して形成する。第３半導体層５
は、深さが0.2μｍで表面濃度が２×1020cm-3となるよ
うにホウ素を拡散して形成する。前記第４半導体層６
は、深さが0.4μｍで表面の不純物濃度が１×1020cm-3
となるようにホウ素を拡散して形成する。また、前記第
４半導体層６は前記Ｐウェル２の電位を固定するととも
に、後記第１の金属配線との抵抗性接触のために設けら
れている。一方、第５半導体層７は前記基板１の電位を
固定するとともに、後記第２の金属配線との抵抗性接触
のために設けられている。
シリコン基板１にホウ素をイオン注入し、表面濃度が８
×1016cm-3で深さが４μｍのＰ型の第１半導体層（Ｐウ
ェル）２を形成した（第１図（ａ）図示）。次に、前記
基板１の表面に素子分離のための厚いフィールド酸化膜
３を例えば選択酸化法により形成した（第１図（ｂ）図
示）。つづいて、前記Ｐウェル２のフィールド酸化膜３
で囲まれた領域に、端部が前記Ｐウェル２の端部に近接
したＮ型の第２半導体層４、Ｎ型の第３半導体層５及び
Ｐ型の第４半導体層６を形成し、かつ前記Ｐウェル２以
外の前記基板１表面のフィールド酸化膜３で囲まれた領
域にＮ型の第５半導体層７を形成した（第１図（ｃ）図
示）。ここで、前記第２・第５半導体層４、７は、夫々
深さが0.4μｍでヒ素を表面濃度が１×1020cm-3となる
ように同じくヒ素を拡散して形成する。第３半導体層５
は、深さが0.2μｍで表面濃度が２×1020cm-3となるよ
うにホウ素を拡散して形成する。前記第４半導体層６
は、深さが0.4μｍで表面の不純物濃度が１×1020cm-3
となるようにホウ素を拡散して形成する。また、前記第
４半導体層６は前記Ｐウェル２の電位を固定するととも
に、後記第１の金属配線との抵抗性接触のために設けら
れている。一方、第５半導体層７は前記基板１の電位を
固定するとともに、後記第２の金属配線との抵抗性接触
のために設けられている。
（２）次に、全面に絶縁膜８を形成した後、前記第２〜
第５半導体層４〜７上の前記絶縁膜８を選択的にエッチ
ングし、コンタクトホール91〜94を開口した。つづい
て、前記コンタクトホール91、92に第２・第３半導体層
４、５を接続させる第１の金属配線10を、かつ前記コン
タクトホール93、94に第４・第５半導体層６、７を接続
させる第２の金属配線11を形成した。ここで、前記第１
の金属配線10は後記トランジスタの入力端子に接続さ
れ、第２の金属配線11は接地端子に接続される（第１図
（ｄ））及び第２図図示）。ここで、第２図は第１図
（ｄ）の平面図であり、第２図をＸ−Ｘ線に沿って切断
すると第１図（ｄ）となる。なお、図において、前記Ｎ
型の第１半導体層４、Ｐウェル２及びＮ型のシリコン基
板１は、夫々をコレクタ、ベース、エミッタとするNPN
バイポーラトランジスタを形成し、前記Ｐ型の第４半導
体層６及びＰウェル２はPN接合を形成している。また、
前記Ｐウェル２の端部と第２半導体層４の端部の距離即
ち第２図のトランジスタのベース幅に相当する距離は例
えば1.2μｍとし、ベース面積に比例する第２図の距離
Ｌは140μｍとした。このとき、入力保護装置の動作し
きい値電圧は9V、電流増幅率は140が得られた。更に、
第２図のこうした構造の入力保護装置は、第３図に示す
等価回路図により表わすことができる。但し、同図にお
いて、12はNPNバイポーラトランジスタを、13はダイオ
ードを、14は入力端子を、15及び16は夫々は前記Ｐウェ
ル２のひろがり抵抗を示す。
第５半導体層４〜７上の前記絶縁膜８を選択的にエッチ
ングし、コンタクトホール91〜94を開口した。つづい
て、前記コンタクトホール91、92に第２・第３半導体層
４、５を接続させる第１の金属配線10を、かつ前記コン
タクトホール93、94に第４・第５半導体層６、７を接続
させる第２の金属配線11を形成した。ここで、前記第１
の金属配線10は後記トランジスタの入力端子に接続さ
れ、第２の金属配線11は接地端子に接続される（第１図
（ｄ））及び第２図図示）。ここで、第２図は第１図
（ｄ）の平面図であり、第２図をＸ−Ｘ線に沿って切断
すると第１図（ｄ）となる。なお、図において、前記Ｎ
型の第１半導体層４、Ｐウェル２及びＮ型のシリコン基
板１は、夫々をコレクタ、ベース、エミッタとするNPN
バイポーラトランジスタを形成し、前記Ｐ型の第４半導
体層６及びＰウェル２はPN接合を形成している。また、
前記Ｐウェル２の端部と第２半導体層４の端部の距離即
ち第２図のトランジスタのベース幅に相当する距離は例
えば1.2μｍとし、ベース面積に比例する第２図の距離
Ｌは140μｍとした。このとき、入力保護装置の動作し
きい値電圧は9V、電流増幅率は140が得られた。更に、
第２図のこうした構造の入力保護装置は、第３図に示す
等価回路図により表わすことができる。但し、同図にお
いて、12はNPNバイポーラトランジスタを、13はダイオ
ードを、14は入力端子を、15及び16は夫々は前記Ｐウェ
ル２のひろがり抵抗を示す。
次に、こうした構造の保護装置の動作について説明す
る。
る。
入力端子14に加わる電圧が接地電位に対して負極性の場
合は、ダイオード13は順方向バイアスされるため、電流
はダイオード13及び抵抗15を経由して流れ、入力回路に
過大電圧は印加されない。また、入力端子14に正の電流
が加わり、ダイオード13の逆方向耐圧を越える場合に
は、ダイオード13がブレークダウンする。このとき、前
記トランジスタ12のベース、エミッタ間は順バイアスさ
れるため、ダイオード13の逆方向電流の一部は抵抗16を
経由してトランジスタ12のベース電流となり、該トラン
ジスタ12がターンオンする。結果として、入力端子14に
正の過大電圧が印加された場合には、主として前記トラ
ンジスタのコレクタ電流が流れ、過大電圧が入力回路に
加わることはない。
合は、ダイオード13は順方向バイアスされるため、電流
はダイオード13及び抵抗15を経由して流れ、入力回路に
過大電圧は印加されない。また、入力端子14に正の電流
が加わり、ダイオード13の逆方向耐圧を越える場合に
は、ダイオード13がブレークダウンする。このとき、前
記トランジスタ12のベース、エミッタ間は順バイアスさ
れるため、ダイオード13の逆方向電流の一部は抵抗16を
経由してトランジスタ12のベース電流となり、該トラン
ジスタ12がターンオンする。結果として、入力端子14に
正の過大電圧が印加された場合には、主として前記トラ
ンジスタのコレクタ電流が流れ、過大電圧が入力回路に
加わることはない。
上記実施例によれば、Ｎ型の第２半導体層４、Ｐウェル
２及びＮ型のシリコン基板１を夫々コレクタ、ベース、
エミッタとするNPNバイポーラトランジスタを形成し、
かつＰ型の第４半導体層６及びＰウェル２をPN接合とす
るダイオード13を形成した構成となっている。従って、
ダイオード13は、従来型保護装置におけるPN接合のよう
に入力端子に流入する電流のすべてが流れることはな
く、小型化で高性能化することができる。事実、同一の
保護性能を与える従来型の保護装置と比べ、本発明によ
る入力保護装置は約50％の面積で構成可能である。
２及びＮ型のシリコン基板１を夫々コレクタ、ベース、
エミッタとするNPNバイポーラトランジスタを形成し、
かつＰ型の第４半導体層６及びＰウェル２をPN接合とす
るダイオード13を形成した構成となっている。従って、
ダイオード13は、従来型保護装置におけるPN接合のよう
に入力端子に流入する電流のすべてが流れることはな
く、小型化で高性能化することができる。事実、同一の
保護性能を与える従来型の保護装置と比べ、本発明によ
る入力保護装置は約50％の面積で構成可能である。
なお、上記実施例では、半導体基板としてＮ型のシリコ
ン基板を用いた場合について述べたが、これに限定され
ない。例えば、Ｐ型のシリコン基板を用いてもよく、こ
の場合各半導体層の導電型を各々逆にすることによって
逆極性の印加電圧に対する保護装置を構成できる。ま
た、シリコン以外の半導体基板についても同様に適用可
能であることは勿論のことである。
ン基板を用いた場合について述べたが、これに限定され
ない。例えば、Ｐ型のシリコン基板を用いてもよく、こ
の場合各半導体層の導電型を各々逆にすることによって
逆極性の印加電圧に対する保護装置を構成できる。ま
た、シリコン以外の半導体基板についても同様に適用可
能であることは勿論のことである。
［発明の効果］ 以上詳述した如く本発明によれば、従来と比べて小型で
高性能な半導体素子の入力保護装置を提供できる。
高性能な半導体素子の入力保護装置を提供できる。
第１図（ａ）〜（ｄ）は本発明の一実施例に係るNPNバ
イポーラトランジスタを製造工程順に示す断面図、第２
図は第１図（ｄ）の平面図、第３図は第１図（ｄ）の等
価回路図である。 １……Ｎ型のシリコン基板、２……Ｐ型の第１半導体層
（Ｐウェル）、３……フィールド酸化膜、４……Ｎ型の
第２半導体層、５……Ｎ型の第３半導体層、６……Ｐ型
の第４半導体層、７……Ｎ型の第５半導体層、８……絶
縁膜、91〜94……コンタクトホール、10、１……金属配
線、12……NPNバイポーラトランジスタ、13……ダイオ
ード。
イポーラトランジスタを製造工程順に示す断面図、第２
図は第１図（ｄ）の平面図、第３図は第１図（ｄ）の等
価回路図である。 １……Ｎ型のシリコン基板、２……Ｐ型の第１半導体層
（Ｐウェル）、３……フィールド酸化膜、４……Ｎ型の
第２半導体層、５……Ｎ型の第３半導体層、６……Ｐ型
の第４半導体層、７……Ｎ型の第５半導体層、８……絶
縁膜、91〜94……コンタクトホール、10、１……金属配
線、12……NPNバイポーラトランジスタ、13……ダイオ
ード。
Claims (2)
- 【請求項１】第１導電型の半導体基板と、この基板表面
に設けられた第２導電型の第１半導体層と、この第１半
導体層の表面に端部が該第１半導体層端部と近接して設
けられた第１導電型の第２半導体層と、前記第１半導体
層の表面に設けれた第１導電型の第３半導体層及び第２
導電型の第４半導体層と、前記第１半導体層を除く前記
基板表面に設けられた第１導電型の第５半導体層と、前
記第２半導体層と第３半導体層に接続されかつ半導体素
子の入力端子に接続された第１金属配線と、前記第４半
導体層と第５半導体層に接続されかつ前記半導体素子の
接地端子に接続された第２金属配線とを具備したことを
特徴とする半導体素子の入力保護装置。 - 【請求項２】前記第２・第３半導体層の不純物濃度及び
深さが夫々異なり、第１半導体層との間に形成されるPN
接合の逆方向耐圧も異なることを特徴とする特許請求の
範囲第１項記載の半導体素子の入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067165A JPH0770709B2 (ja) | 1986-03-27 | 1986-03-27 | 半導体素子の入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067165A JPH0770709B2 (ja) | 1986-03-27 | 1986-03-27 | 半導体素子の入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224960A JPS62224960A (ja) | 1987-10-02 |
| JPH0770709B2 true JPH0770709B2 (ja) | 1995-07-31 |
Family
ID=13337009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067165A Expired - Fee Related JPH0770709B2 (ja) | 1986-03-27 | 1986-03-27 | 半導体素子の入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1253682B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Struttura di protezione dalle scariche elettrostatiche |
-
1986
- 1986-03-27 JP JP61067165A patent/JPH0770709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224960A (ja) | 1987-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |