JPH077079B2

JPH077079B2 - 機器の使用時間計時装置

Info

Publication number: JPH077079B2
Application number: JP1335895A
Authority: JP
Inventors: 崇浩大沢; 和範伊藤
Original assignee: 株式会社田村電機製作所
Priority date: 1989-12-25
Filing date: 1989-12-25
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPH03195996A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、各種機器の使用時間を計時したうえ表示する
使用時間計時装置に関し、特に小型で安価な電子式の使
用時間計時装置に関する。

〔従来の技術〕

従来の電子式の使用時間計時装置、特に小型で安価な使
用時間計時装置にあっては、計時した使用時間の積算値
を１つのメモリに書き込んで保持していた。

〔発明が解決しようとする課題〕

このため従来においては、１つのメモリを使用している
ので、ノイズや電源変動によってこのメモリが損傷され
たり、書き込み内容が変わってしまう可能性が高く、信
頼性が低いという欠点があった。

本発明はこの欠点を解消した使用時間計時装置を提供す
ることを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために本発明は、少なくとも３つの
記憶メモリ（以下メモリという）と、停電時には計時内
容を前記各メモリに書き込む一方、復電時には前記各メ
モリから記憶内容の読み出しを行い、読み出した記憶内
容を比較して最も多く一致した記憶内容を決定する制御
部と、この決定された記憶内容を表示する表示部とを備
えたものである。

また、上記構成に加えて、各メモリの記憶内容を操作毎
に順次読み出して表示部に表示するための操作キーを設
けたものである。

〔作用〕

通常時には、機器の使用時間の積算値をメモリの一つに
書き込むとともにこの積算値を表示部に表示する。停電
になると、書き込まれたメモリの記憶内容を他のメモリ
にも書き込む。そして、復電した時に、各メモリの記憶
内容を読み出して比較し、最も多く一致した記憶内容を
決定して、決定された記憶内容を表示部に表示する。ま
た、操作キーを操作することによって、各メモリの記憶
内容を順次読み出し、読み出すごとに表示部に記憶内容
の表示を行う。

〔実施例〕

以下、本考案をホストコンピュータの使用時間を計時す
る使用時間計時装置に適用した場合の好適な実施例につ
いて添付図面に基づき詳細に説明する。

ここにおいて、第１図は装置の概略的なブロック図、第
２図は停電処理の制御動作を示すフローチャート、第３
図は復電処理の制御動作を示すフローチャート、第４図
はテスト処理の制御動作を示すフローチャートである。

第１図に示すように、計時手段を備えたホストコンピュ
ータ１が使用中に出力する計時信号は、使用時間計時装
置２の入力回路３を介してゲート回路４に入力されるよ
う構成されている。このゲート回路４は前記計時信号を
受けると開かれ、基準時間発生回路５から出力された基
準時間信号が、前記ゲート回路４を介してCPU6に入力さ
れる。このCPU6内には前記基準時間信号をカウントする
ためのカウンタが設けられており、このカウンタで前記
基準時間信号は積算される。そして、この積算値は７セ
グメントで６桁のデジタル表示を液晶を用いて行う表示
部７に表示されるよう構成されている。また、前記CPU6
内のRAMには、あらかじめ設定されたプログラムにした
がって前記基準時間信号の積算値を書き込み、あるいは
読み出すための３つのメモリA,B,Cが設けられている。

使用時間計時装置２に設けたリセットスイッチ８は、CP
U6をリセット状態にするとともに、表示部７にテスト表
示を行うためのものである。このテスト表示は、表示部
７のブランク状態にある各桁に対して、“1"から“9"ま
での数字を右側の桁、すなわち最下位桁から順に１桁ず
つ左側にシフトして、全数字を全桁に表示するものであ
る。また、操作キーたる表示送りキー９は、リセット状
態において押し下げると、前記CPU6によって各メモリA,
B,Cの記憶内容が順次、表示部７に表示されるよう構成
されている。さらに、ホストコンピュータ１に対する給
電状態は、停電・復電検出回路10で検出されてCPU6に送
られ、検出された給電状態に応じて制御されるよう構成
されている。

続いて、上述のように構成した実施例の動作を説明す
る。

ホストコンピュータ１に対する給電状態が正常の場合に
は、前記ホストコンピュータ１が使用されると同時に計
時信号が入力回路３を介してゲート回路４に送られ、前
記ゲート回路４が開かれて基準時間発生回路５からの基
準時間信号がCPU6内のカウンタでカウントされ、積算さ
れる。そして、使用時間の積算値が、３つのメモリA,B,
CのうちメモリＡに書き込まれるとともに、表示部７
に、時間、分、秒を単位としてデジタルに表示される表
示処理がなされる。また、本実施例では、３つのメモリ
A,B,Cが設けられているので、２つのメモリの記憶内容
が一致すれば、記憶内容を比較して最も多く一致したこ
とになる。

ここで、停電時のCPU6の制御動作を第２図に基づいて説
明する。上述のような表示処理がなされた後に（ステッ
プ101）、停電・復電検出回路10により停電状態が検出
されると（ステップ102）、その時点での使用時間の積
算値であるメモリＡの記憶内容を他のメモリB,Cへ書き
込んで（ステップ103）、処理を終了する。

次に、復電時のCPU6の制御動作を第３図に基づいて説明
する。停電状態が復旧して停電・復電検出回路10により
復電状態が検出されると（ステップ201）、まず、メモ
リA,Bの記憶内容を読み出し（ステップ202）、両記憶内
容を比較して一致しているかどうか判断する（ステップ
203）。一致していると判断すれば、記憶内容を比較し
て最も多く一致したことになるので、メモリＡの記憶内
容を停電時の記憶内容として表示部７に表示する（ステ
ップ204）。そして、カウンタでカウントされた使用時
間の積算値をメモリＡに書き込むとともに、表示部７に
デジタルに表示する表示処理に移り（ステップ205）、
処理を終了する。

一方、前記ステップ203でメモリA,Bの各記憶内容が不一
致と判断されると、メモリＣの記憶内容を読み出して
（ステップ206）、この記憶内容と先に読み出したメモ
リＡの記憶内容とを比較し、両記憶内容が一致している
かどうか判断する（ステップ207）。ここで、一致する
と判断されれば、記憶内容を比較して最も多く一致した
ことになるので、ステップ204に進んでメモリＡの記憶
内容を停電時の記憶内容として表示部７に表示し、さら
にステップ205に進んで、カウンタでカウントされた使
用時間の積算値をメモリＡに書き込むとともに、表示部
７にデジタルに表示する表示処理に移り、処理を終了す
る。

前述のステップ207で、メモリA,Cの各記憶内容が不一致
と判断されると、メモリB,Cの各記憶内容を比較し、両
記憶内容が一致しているかどうか判断する（ステップ20
8）。ここで、一致すると判断されれば、記憶内容を比
較して最も多く一致したことになるので、メモリＢの記
憶内容を停電時の記憶内容として表示部７に表示す一
方、同一内容をメモリＡに書き込んで相違する記憶内容
を訂正する（ステップ209）。そして、ステップ205に進
んで、カウンタでカウントされた使用時間の積算値をメ
モリＡに書き込むとともに、表示部７にデジタルに表示
する表示処理に移り、処理を終了する。

また、前述のステップ208でメモリB,Cの各記憶内容が不
一致と判断されると、各メモリA,B,Cの記憶内容がすべ
て相違することになるので、停電時の正確な使用時間の
積算値が各メモリA,B,C内に保存されていない旨のアラ
ーム表示を表示部７に表示し（ステップ210）、処理を
終了する。

次に、各メモリA,B,Cの記憶内容を確認するテスト処理
におけるCPU6の制御動作を第４図に基づき説明する。リ
セットスイッチ８が投入されたリセット状態で（ステッ
プ301）、表示送りキー９が押し下げられると（ステッ
プ302）、まず、メモリＡの記憶内容が読み出されて表
示部７に表示される（ステップ303）。

一方、前記ステップ302で、表示送りキー９が押し下げ
られないと判断されると、ステップ304に進んで、ブラ
ンク状態にある表示部７にテスト表示を行う。このテス
ト表示が終了した後は、最下位桁に“0"を表示し、カウ
ント入力を待つ。ここで、カウント入力があると（ステ
ップ305）、表示部７の最下位桁に“1"を表示して（ス
テップ306）テスト処理を終了する。そして、通常の動
作状態である上述した停電処理に移行する。

上述のステップ303に続いて表示送りキー９が押し下げ
られると（ステップ307）、ステップ308に進み、メモリ
Ｂの記憶内容が読み出されて表示部７に表示される。一
方、前記ステップ303に続いて表示送りキー９が押し下
げられない場合には、ステップ307からステップ309に進
み、ここでリセット状態又は停電状態のいずれでもない
と判断されるとステップ303に戻り、表示部７にメモリ
Ａの記憶内容を表示し続け、ステップ307に進む。一
方、前記ステップ309でリセット状態又は停電状態と判
断されると、処理を終了する。そして、通常の動作状態
である上述した停電処理に移行する。

また、上述のステップ308に続いて表示送りキー９が押
し下げられると（ステップ310）、ステップ311に進み、
メモリＣの記憶内容が読み出されてこれが表示部７に表
示される。前記ステップ308に続いて表示送りキー９が
押し下げられない場合には、ステップ310からステップ3
12に進み、ここでリセット状態又は停電状態のいずれで
もないと判断されるとステップ308に戻り、表示部７に
メモリＢの記憶内容を表示し続け、ステップ310に進
む。一方、前記ステップ312でリセット状態又は停電状
態と判断されると、処理を終了する。そして、通常の動
作状態である上述した停電処理に移行する。

さらに、上述のステップ311に続いて表示送りキー９が
押し下げられると（ステップ313）、ステップ303に戻っ
てメモリＡの記憶内容を表示部７に表示し、ステップ30
7に進む。一方、前記ステップ311に続いて表示送りキー
９が押し下げられない場合には、ステップ313からステ
ップ314に進み、ここでリセット状態又は停電状態のい
ずれでもないと判断されるとステップ311に戻って、メ
モリＣの記憶内容を表示し続け、ステップ313に進む。
また、前記ステップ314でリセット状態あるいは停電状
態と判断されると、処理を終了する。そして、通常の動
作状態である上述した停電処理に移行する。

このように、表示送りキー９によって、各メモリA,B,C
の記憶内容を表示部７に表示することにより、復電処理
でアラーム表示がなされた場合等における調査が容易と
なる。

なお、本発明は上述した実施例に限定されるものではな
く、例えば、各メモリA,B,CをCPU6の内部ではなく外部
に設けることもでき、またメモリA,B,Cの数は３つに限
らず、４つ以上設けることもできる。例えば、メモリを
５つ設けた場合には、各メモリの記憶内容を上述した実
施例のように２つずつ比較したうえ、最も多く一致した
記憶内容（この場合は最低２つ、最高で３つの記憶内容
の一致があればよい）が表示される。さらに、表示送り
キー９は必ずしも設ける必要はない。

〔効果〕

以上述べたところで明らかなように、本発明によれば、
３つ以上のメモリを設けることによって、メモリがすべ
て同時に損傷される危険性を回避するとともに、復電時
に各メモリの記憶内容を比較して最も多く一致した記憶
内容を決定したうえ表示部に表示するので、その表示さ
れた記憶内容の信頼性も向上するという効果を奏する。

【図面の簡単な説明】

図は本発明の好適な一実施例を示し、第１図は装置の概
略的なブロック図、第２図は停電処理の制御動作を示す
フローチャート、第３図は復電処理の制御動作を示すフ
ローチャート、第４図はテスト処理の制御動作を示すフ
ローチャートである。１……ホストコンピュータ、２……使用時間計時装置、
６……CPU、７……表示部、８……リセットスイッチ、
９……表示送りキー、10……停電・復電検出回路

Claims

【特許請求の範囲】

【請求項１】機器の使用時間を計時する計時手段と、こ
の計時手段による時間データを記憶する記憶メモリと、
この記憶メモリの記憶内容に基づいて時間データを表示
する表示部とを備えた機器の使用時間計時装置におい
て、前記記憶メモリとして少なくとも３つの記憶メモリ
を備える一方、停電時には計時内容を前記各記憶メモリ
に書き込み、復電時には前記各記憶メモリから記憶内容
の読み出しを行い、読み出した記憶内容を比較して最も
多く一致した記憶内容を決定する制御部と、前記表示部
として前記制御部で決定された記憶内容を表示する表示
部とを備えたことを特徴とする機器の使用時間計時装
置。
【請求項２】操作される毎に制御部に対して信号を出力
する操作キーを設け、この操作キーからの信号が入力す
ると制御部は、各記憶メモリの記憶内容を信号入力毎に
順次読み出して表示部に表示するよう構成したことを特
徴とする請求項第１項記載の機器の使用時間計時装置。