JPH0772852B2 - サブミクロン半導体ｌｓｉのチップ内電源変換回路 - Google Patents
サブミクロン半導体ｌｓｉのチップ内電源変換回路Info
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- JPH0772852B2 JPH0772852B2 JP59012618A JP1261884A JPH0772852B2 JP H0772852 B2 JPH0772852 B2 JP H0772852B2 JP 59012618 A JP59012618 A JP 59012618A JP 1261884 A JP1261884 A JP 1261884A JP H0772852 B2 JPH0772852 B2 JP H0772852B2
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体LSI（大規模集積回路）に係り、特に実
効チャンネル長が１μｍ以下のサブミクロン単位のMOS
トランジスタ（絶縁ゲート形トランジスタ）を構成素子
とするMOS形LSIと電源変換回路とを同一チップ上に有す
るサブミクロン半導体LSIに使用されるチップ内電源変
換回路に関する。
効チャンネル長が１μｍ以下のサブミクロン単位のMOS
トランジスタ（絶縁ゲート形トランジスタ）を構成素子
とするMOS形LSIと電源変換回路とを同一チップ上に有す
るサブミクロン半導体LSIに使用されるチップ内電源変
換回路に関する。
MOS形トランジスタを含むLSIの発展はめざましく、加工
の微細化，高集積化が進み、近年では実効チャンネル長
が1.5μｍ程度で素子数が数十万素子の超LSI（VLSI）へ
と発展を続けている。さらに、将来は実効チャンネル長
が１μｍ以下のサブミクロンMOSトランジスタによるサ
ブミクロン半導体LSIの出現が予想される。現在、MOS形
LSIは外部供給電源をそのまま内部回路の駆動電源とし
て用いて動作させており、実効チャンネル長の短縮と共
に動作電源電圧は低減してきており、たとえば現在の1.
5μｍの実効チャンネル長を用いるものでは5Vの単一電
源下で動作させている。
の微細化，高集積化が進み、近年では実効チャンネル長
が1.5μｍ程度で素子数が数十万素子の超LSI（VLSI）へ
と発展を続けている。さらに、将来は実効チャンネル長
が１μｍ以下のサブミクロンMOSトランジスタによるサ
ブミクロン半導体LSIの出現が予想される。現在、MOS形
LSIは外部供給電源をそのまま内部回路の駆動電源とし
て用いて動作させており、実効チャンネル長の短縮と共
に動作電源電圧は低減してきており、たとえば現在の1.
5μｍの実効チャンネル長を用いるものでは5Vの単一電
源下で動作させている。
ところで、実効チャンネル長の短縮に伴って素子中の電
界が高くなってきており、集積度向上の妨げとか性能劣
化，信頼性低下の原因となる次のような現象が問題とな
ってきている。即ち、（イ）インパクトイオン化による
ホットエレクトロンやホットホールの発生、（ロ）基板
電流の増大、（ハ）パンチスルー、（ニ）ソース，ドレ
イン接合ブレークダウン、（ホ）ホットキャリアのゲー
ト絶縁膜中へのトラップによるMOSトランジスタの閾値
電圧の経時変化等であり、特に（ホ）の項目は性能，信
頼性に大きく影響する。この対策として２つの方向から
のアプローチが考えられる。その１つは、LDD（Light D
ooped Drain）トランジスタの導入によってドレインの
電気導電度を下げ、チャンネル内ドレイン側の高電界を
ドレイン内へ引き込むことにより緩和するものであり、
これは半導体デバイス製作技術面からのアプローチであ
る。しかし、この方法は、トランジスタのコンダクタン
ス低下の問題や技術的に困難な点があり、また微細化が
更に進むとこの方法による電界緩和には限界がある。も
う１つのアプローチとして、動作電源を低下させること
によってMOSトランジスタ素子内の高電界を緩和するこ
とであり、将来、サブミクロン半導体LSIにおいては、
電源電圧を現在の標準電源である5V単一電源から低下さ
せる必要も出てくると思われる。
界が高くなってきており、集積度向上の妨げとか性能劣
化，信頼性低下の原因となる次のような現象が問題とな
ってきている。即ち、（イ）インパクトイオン化による
ホットエレクトロンやホットホールの発生、（ロ）基板
電流の増大、（ハ）パンチスルー、（ニ）ソース，ドレ
イン接合ブレークダウン、（ホ）ホットキャリアのゲー
ト絶縁膜中へのトラップによるMOSトランジスタの閾値
電圧の経時変化等であり、特に（ホ）の項目は性能，信
頼性に大きく影響する。この対策として２つの方向から
のアプローチが考えられる。その１つは、LDD（Light D
ooped Drain）トランジスタの導入によってドレインの
電気導電度を下げ、チャンネル内ドレイン側の高電界を
ドレイン内へ引き込むことにより緩和するものであり、
これは半導体デバイス製作技術面からのアプローチであ
る。しかし、この方法は、トランジスタのコンダクタン
ス低下の問題や技術的に困難な点があり、また微細化が
更に進むとこの方法による電界緩和には限界がある。も
う１つのアプローチとして、動作電源を低下させること
によってMOSトランジスタ素子内の高電界を緩和するこ
とであり、将来、サブミクロン半導体LSIにおいては、
電源電圧を現在の標準電源である5V単一電源から低下さ
せる必要も出てくると思われる。
他方、システム応用上からは、システムを構成する各LS
Iの電源は共通化されることが、小型化，低コスト化の
面から好ましく、またTTLコンパリティビリティ等を考
えたとき、サブミクロン半導体LSIも現在の標準電源で
ある5V電源下で動作することが好ましい。
Iの電源は共通化されることが、小型化，低コスト化の
面から好ましく、またTTLコンパリティビリティ等を考
えたとき、サブミクロン半導体LSIも現在の標準電源で
ある5V電源下で動作することが好ましい。
そこで、サブミクロン半導体LSIのチップ内に外部供給
電源からこれにより低電圧の内部電源を生成するための
電源変換回路を設けることにより、サブミクロン半導体
LSIを広い範囲の外部供給電源電圧の下で劣化なく高い
信頼性でかつ一定の性能で動作可能とし、システム応用
上の適合性を持たせることが提案されている。これは、
本願出願人の出願に係る特願昭57−219617号に詳述され
ており、その要旨はサブミクロン半導体LSIのチップ内
に、外部供給電源から降圧した定電圧の内部電源電圧を
発生する電源変換回路を設け、この内部電源電圧の下で
内部のMOS形LSIを動作させるものであり、上記電源変換
回路を定電圧回路と差動増幅回路と降圧用回路とにより
構成したものである。
電源からこれにより低電圧の内部電源を生成するための
電源変換回路を設けることにより、サブミクロン半導体
LSIを広い範囲の外部供給電源電圧の下で劣化なく高い
信頼性でかつ一定の性能で動作可能とし、システム応用
上の適合性を持たせることが提案されている。これは、
本願出願人の出願に係る特願昭57−219617号に詳述され
ており、その要旨はサブミクロン半導体LSIのチップ内
に、外部供給電源から降圧した定電圧の内部電源電圧を
発生する電源変換回路を設け、この内部電源電圧の下で
内部のMOS形LSIを動作させるものであり、上記電源変換
回路を定電圧回路と差動増幅回路と降圧用回路とにより
構成したものである。
ところで、上記したようなチップ内電源変換回路におい
ては、電流駆動能力，外部電源変動に対する内部電位の
安定性，温度変動に対する内部電位の安定性，内部電位
の発振抑制等の解決すべき課題があり、これらの課題の
具体的な解決策の提案が待たれている。
ては、電流駆動能力，外部電源変動に対する内部電位の
安定性，温度変動に対する内部電位の安定性，内部電位
の発振抑制等の解決すべき課題があり、これらの課題の
具体的な解決策の提案が待たれている。
本発明は上記の事情に鑑みてなされたもので、LSIチッ
プ内のサブミクロンMOS形LSI回路の動作時における内部
電源電位の発振を抑えることができ、外部供給電源の変
動に対して内部電源電位を所定値に安定に保つことが可
能なサブミクロン半導体LSIのチップ内電源変換回路を
提供するものである。
プ内のサブミクロンMOS形LSI回路の動作時における内部
電源電位の発振を抑えることができ、外部供給電源の変
動に対して内部電源電位を所定値に安定に保つことが可
能なサブミクロン半導体LSIのチップ内電源変換回路を
提供するものである。
［発明の概要］ 即ち、本発明は、実効チャネル長が１μｍ以下のMOSト
ランジスタを構成素子とするMOS型LSIに同一チップ内で
発生した内部電源電圧を供給するようにしてなるサブミ
クロン半導体LSIのチップ内電源変換回路であって、外
部から供給される外部電源を降圧した定電圧を発生する
定電圧回路と、ドレインが前記MOS型LSIに接続され、ソ
ースが前記外部電源に接続され、ゲートに供給される制
御電圧に応じて前記外部電源を降圧した内部電源電圧を
生成するＰチャネルMOSトランジスタによって構成され
た降圧用トランジスタと、電流通路の一端がそれぞれ前
記外部電源に接続され、各ゲートが互いに接続されたＰ
チャネルMOSトランジスタからなる第１、第２のトラン
ジスタ、電流通路の一端が前記第１のトランジスタの電
流通路の他端及びゲートに接続され、ゲートに前記降圧
用トランジスタから出力される内部電源電圧が供給され
るＮチャネルMOSトランジスタによって構成された第３
のトランジスタ、及び電流通路の一端が前記第２のトラ
ンジスタの電流通路の他端に接続され、ゲートに前記定
電圧回路から出力される定電圧が供給され、電流通路の
他端が前記第３のトランジスタの電流通路の他端ととも
に電流源に接続されるＮチャネルMOSトランジスタによ
って構成された第４のトランジスタとを有し、この第４
のトランジスタの電流通路の一端が前記降圧用トランジ
スタのゲートに直結され、前記第１乃至第４のトランジ
スタの各チャネル幅をW1,W2,W3,W4と表し、各チャネル
長をL1,L2,L3,L4と表した場合、これらの関係が （W1/L1）・（L3/W3）＝（W2/L2）・（L4/W4） に設定されたカレントミラー型差動増幅回路とを具備し
ている。
ランジスタを構成素子とするMOS型LSIに同一チップ内で
発生した内部電源電圧を供給するようにしてなるサブミ
クロン半導体LSIのチップ内電源変換回路であって、外
部から供給される外部電源を降圧した定電圧を発生する
定電圧回路と、ドレインが前記MOS型LSIに接続され、ソ
ースが前記外部電源に接続され、ゲートに供給される制
御電圧に応じて前記外部電源を降圧した内部電源電圧を
生成するＰチャネルMOSトランジスタによって構成され
た降圧用トランジスタと、電流通路の一端がそれぞれ前
記外部電源に接続され、各ゲートが互いに接続されたＰ
チャネルMOSトランジスタからなる第１、第２のトラン
ジスタ、電流通路の一端が前記第１のトランジスタの電
流通路の他端及びゲートに接続され、ゲートに前記降圧
用トランジスタから出力される内部電源電圧が供給され
るＮチャネルMOSトランジスタによって構成された第３
のトランジスタ、及び電流通路の一端が前記第２のトラ
ンジスタの電流通路の他端に接続され、ゲートに前記定
電圧回路から出力される定電圧が供給され、電流通路の
他端が前記第３のトランジスタの電流通路の他端ととも
に電流源に接続されるＮチャネルMOSトランジスタによ
って構成された第４のトランジスタとを有し、この第４
のトランジスタの電流通路の一端が前記降圧用トランジ
スタのゲートに直結され、前記第１乃至第４のトランジ
スタの各チャネル幅をW1,W2,W3,W4と表し、各チャネル
長をL1,L2,L3,L4と表した場合、これらの関係が （W1/L1）・（L3/W3）＝（W2/L2）・（L4/W4） に設定されたカレントミラー型差動増幅回路とを具備し
ている。
［発明の実施例］ 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すサブミクロン半導体LSI 1においては、電
源変換回路２とサブミクロンMOS形LSI 3と各種端子（V
CC電源端子,VSS電源端子，入力端子４群，出力端子５
群）とが同一の半導体チップ上に形成されている。上記
サブミクロンMOS形LSI 3は、構成素子として実効チャン
ネル長が１μｍ以下のサブミクロンMOSトランジスタを
含むVLSIであり、前記電源変換回路２から供給される内
部電源電圧VDDの下で動作させられるようになってお
り、たとえばメモリ−VLSI回路の全体あるいはメモリ−
VLSI回路中の回路ブロック，マイクロプロセッサVLSI回
路，デジタル信号処理回路，デジタルコントロールVLSI
回路，ゲートアレー回路等を実現するものである。
源変換回路２とサブミクロンMOS形LSI 3と各種端子（V
CC電源端子,VSS電源端子，入力端子４群，出力端子５
群）とが同一の半導体チップ上に形成されている。上記
サブミクロンMOS形LSI 3は、構成素子として実効チャン
ネル長が１μｍ以下のサブミクロンMOSトランジスタを
含むVLSIであり、前記電源変換回路２から供給される内
部電源電圧VDDの下で動作させられるようになってお
り、たとえばメモリ−VLSI回路の全体あるいはメモリ−
VLSI回路中の回路ブロック，マイクロプロセッサVLSI回
路，デジタル信号処理回路，デジタルコントロールVLSI
回路，ゲートアレー回路等を実現するものである。
一方、電源変換回路２は、VCC端子およびVSS端子を通じ
て供給される外部供給電源から定電圧の内部電源電圧V
DDを発生するものであって、定電圧回路６と降圧用回路
７と差動増幅回路８とから成る。ここで、上記降圧用回
路７の出力電圧が内部電源電圧VDDとなり、この出力電
圧と定電圧回路６の定電圧出力とが差動増幅回路８に導
かれ、この差動増幅回路８の出力により前記降圧用回路
７が制御されることによって、一定の内部電源電圧VDD
が得られるようになっている。
て供給される外部供給電源から定電圧の内部電源電圧V
DDを発生するものであって、定電圧回路６と降圧用回路
７と差動増幅回路８とから成る。ここで、上記降圧用回
路７の出力電圧が内部電源電圧VDDとなり、この出力電
圧と定電圧回路６の定電圧出力とが差動増幅回路８に導
かれ、この差動増幅回路８の出力により前記降圧用回路
７が制御されることによって、一定の内部電源電圧VDD
が得られるようになっている。
第２図は、上記電源変換回路２の一具体例を示してい
る。即ち、定電圧回路６は、VCC端子とVSS端子との間に
負荷素子21と複数のpnダイオード221〜22nとが直列に接
続され、負荷素子21とダイオード群との接続点に定電圧
出力VR（VCC＝5V,VSS＝0Vのときたとえば3.0Vの出力）
を発生するようになっている。差動増幅回路８は、カレ
ントミラー型負荷用のＰチャンネルMOSトランジスタT1,
T2と、入力用のＮチャンネルMOSトランジスタT3,T4と、
定電流源用のＮチャンネルMOSトランジスタT5とから成
る。即ち、負荷用のトランジスタT1,T2は、各ソースがV
CC電源に接続され、ゲート相互が接続され、各基板がV
CC電源に接続され、一方のトランジスタT1のゲート・ド
レイン相互が接続されている。入力用のトランジスタ
T3,T4は、各ゲートが対応して入力ノードN1,N2に接続さ
れ、ソース相互が接続され、各基板がVSS電源に接続さ
れ、各ドレインが対応して前記負荷用のトランジスタ
T1,T2の各ドレインに接続され、一方のトランジスタT4
のドレインが出力ノードN3に接続されている。定電流源
用のトランジスタT5は、ソースおよび基板がVSS電源に
接続され、ゲートがバイアス電源VBに接続され、ドレイ
ンが前記入力用のトランジスタT3,T4のソース相互接続
点に接続されている。そして、上記トランジスタT1,T2,
T3,T4の各チャンネル幅をW1,W2,W3,W4と表わし、各チャ
ンネル長をL1,L2,L3,L4と表わすものとすると、 の関係に設定されている。したがって、上記カレントミ
ラー型のCMOS差動増幅回路８は、一方の入力ノード（反
転入力側）N2に前記定電圧回路６から3.0Vが基準電位VR
として与えられていることから、他方の入力ノード（正
相入力側）N1の入力電圧（降圧用回路７の出力電圧）の
変化に対して出力ノードN3の出力電圧が第３図に示すよ
うに変化する。即ち、入力ノードN1の入力電圧が基準電
位3.0Vに等しいときに出力電圧は約2.5Vになり、入力電
圧が基準電位VRより低いときに出力電圧は約2.5Vより低
くなり、入力電圧が基準電位VRより高いときに出力電圧
は約2.5Vより高くなり、入力電圧が3.0Vの前後で左右対
称に出力電圧の遷移が緩やかに行なわれるような入出力
特性が得られる。
る。即ち、定電圧回路６は、VCC端子とVSS端子との間に
負荷素子21と複数のpnダイオード221〜22nとが直列に接
続され、負荷素子21とダイオード群との接続点に定電圧
出力VR（VCC＝5V,VSS＝0Vのときたとえば3.0Vの出力）
を発生するようになっている。差動増幅回路８は、カレ
ントミラー型負荷用のＰチャンネルMOSトランジスタT1,
T2と、入力用のＮチャンネルMOSトランジスタT3,T4と、
定電流源用のＮチャンネルMOSトランジスタT5とから成
る。即ち、負荷用のトランジスタT1,T2は、各ソースがV
CC電源に接続され、ゲート相互が接続され、各基板がV
CC電源に接続され、一方のトランジスタT1のゲート・ド
レイン相互が接続されている。入力用のトランジスタ
T3,T4は、各ゲートが対応して入力ノードN1,N2に接続さ
れ、ソース相互が接続され、各基板がVSS電源に接続さ
れ、各ドレインが対応して前記負荷用のトランジスタ
T1,T2の各ドレインに接続され、一方のトランジスタT4
のドレインが出力ノードN3に接続されている。定電流源
用のトランジスタT5は、ソースおよび基板がVSS電源に
接続され、ゲートがバイアス電源VBに接続され、ドレイ
ンが前記入力用のトランジスタT3,T4のソース相互接続
点に接続されている。そして、上記トランジスタT1,T2,
T3,T4の各チャンネル幅をW1,W2,W3,W4と表わし、各チャ
ンネル長をL1,L2,L3,L4と表わすものとすると、 の関係に設定されている。したがって、上記カレントミ
ラー型のCMOS差動増幅回路８は、一方の入力ノード（反
転入力側）N2に前記定電圧回路６から3.0Vが基準電位VR
として与えられていることから、他方の入力ノード（正
相入力側）N1の入力電圧（降圧用回路７の出力電圧）の
変化に対して出力ノードN3の出力電圧が第３図に示すよ
うに変化する。即ち、入力ノードN1の入力電圧が基準電
位3.0Vに等しいときに出力電圧は約2.5Vになり、入力電
圧が基準電位VRより低いときに出力電圧は約2.5Vより低
くなり、入力電圧が基準電位VRより高いときに出力電圧
は約2.5Vより高くなり、入力電圧が3.0Vの前後で左右対
称に出力電圧の遷移が緩やかに行なわれるような入出力
特性が得られる。
また、降圧用回路７は、１個のＰチャンネルMOSトラン
ジスタT6からなり、このトランジスタT6はソースおよび
基板がVCC電源に接続され、ゲートが前記差動増幅回路
８の出力ノードN3に接続され、ドレイン電圧が前記差動
増幅回路８の入力ノードN1にフィードバック供給される
と共に内部電源電圧VDDとして供給されている。上記降
圧用のトランジスタT6は、サブミクロンMOS形LSI（第１
図３）の全部あるいは一部を同時に駆動しなければなら
ないので、そのゲート幅が充分大きく設定されており、
充分大きな電流駆動能力を有している。
ジスタT6からなり、このトランジスタT6はソースおよび
基板がVCC電源に接続され、ゲートが前記差動増幅回路
８の出力ノードN3に接続され、ドレイン電圧が前記差動
増幅回路８の入力ノードN1にフィードバック供給される
と共に内部電源電圧VDDとして供給されている。上記降
圧用のトランジスタT6は、サブミクロンMOS形LSI（第１
図３）の全部あるいは一部を同時に駆動しなければなら
ないので、そのゲート幅が充分大きく設定されており、
充分大きな電流駆動能力を有している。
次に、上記電源変換回路の動作を第４図を参照して説明
する。降圧用回路７の出力電圧（内部電源電圧VDD）に
接続されている負荷回路（サブミクロンMOS形LSI 3）が
動作を開始すると、負荷電流が流れて内部電源電圧VDD
が基準電位VR（定電圧回路６の出力電圧）より低くな
る。したがって、このとき差動増幅回路８の出力ノード
N3の出力電圧が低くなって降圧用トランジスタT6のソー
ス電流が大きくなるので、そのドレイン電圧（内部電源
電圧）が高くなる方向にフィードバック制御が行なわれ
る。このフィードバック制御は、差動増幅回路８の前述
した入出力特性の緩やかな遷移領域の特性に依存して行
なわれるので、前記内部電源電位は振動ないしは発振す
ることなく定電圧に達し、この後は安定状態が保持され
る。なお、内部電源電圧が基準電位より高くなることは
ないが、仮に高くなったときには差動増幅回路８の出力
ノードN3の出力電圧が高くなって降圧用トランジスタT6
をオフ状態にするようになる。
する。降圧用回路７の出力電圧（内部電源電圧VDD）に
接続されている負荷回路（サブミクロンMOS形LSI 3）が
動作を開始すると、負荷電流が流れて内部電源電圧VDD
が基準電位VR（定電圧回路６の出力電圧）より低くな
る。したがって、このとき差動増幅回路８の出力ノード
N3の出力電圧が低くなって降圧用トランジスタT6のソー
ス電流が大きくなるので、そのドレイン電圧（内部電源
電圧）が高くなる方向にフィードバック制御が行なわれ
る。このフィードバック制御は、差動増幅回路８の前述
した入出力特性の緩やかな遷移領域の特性に依存して行
なわれるので、前記内部電源電位は振動ないしは発振す
ることなく定電圧に達し、この後は安定状態が保持され
る。なお、内部電源電圧が基準電位より高くなることは
ないが、仮に高くなったときには差動増幅回路８の出力
ノードN3の出力電圧が高くなって降圧用トランジスタT6
をオフ状態にするようになる。
なお、上記差動増幅回路８の出力ノードN3と降圧用トラ
ンジスタT6のゲートとの間にインバータを挿入すると、
フィードバックゲインが高くなり過ぎて差動増幅回路８
の入力電圧とインバータの出力電圧遷移との特性が急峻
になり、降圧用トランジスタT6のドレイン電圧が発振状
態となるおそれがある。
ンジスタT6のゲートとの間にインバータを挿入すると、
フィードバックゲインが高くなり過ぎて差動増幅回路８
の入力電圧とインバータの出力電圧遷移との特性が急峻
になり、降圧用トランジスタT6のドレイン電圧が発振状
態となるおそれがある。
したがって、出力電圧遷移特性が緩やかな差動増幅回路
の出力電圧によって降圧用トランジスタのゲート制御を
行う必要がある。
の出力電圧によって降圧用トランジスタのゲート制御を
行う必要がある。
また、前記定電圧回路６は、差動増幅回路における入力
用の１個のトランジスタのゲートを駆動するのみであっ
て大電流駆動能力は必要でなく、外部電源電圧や温度の
変動に対して安定な基準電位を発生すればよく、第２図
に示した具体例に限られるものではない。
用の１個のトランジスタのゲートを駆動するのみであっ
て大電流駆動能力は必要でなく、外部電源電圧や温度の
変動に対して安定な基準電位を発生すればよく、第２図
に示した具体例に限られるものではない。
上述したように本発明のサブミクロン半導体LSIのチッ
プ内電源変換回路によれば、降圧用トランジスタはＰチ
ャネルトランジスタによって構成され、そのドレインが
MOS型LSIに接続され、ソースが外部電源に接続されてい
る。したがって、MOS型LSIの動作に応じてＰチャネルト
ランジスタのドレインの電圧が変動した場合において
も、ゲート、ソース間の電位差VGSを一定に保持するこ
とができ、安定な内部電源電圧を発生することができ
る。しかも、カレントミラー型差動増幅回路から出力さ
れる制御電圧は、内部電源電圧の変化に対して定電圧回
路から出力される定電圧の近傍で緩やかに変化する。し
たがって、MOS型LSIの動作時や外部供給電源の変動時に
おける内部電源電圧の発振を抑えることができ、サブミ
クロンMOS型LSI回路の性能、信頼性を向上することがで
きる。
プ内電源変換回路によれば、降圧用トランジスタはＰチ
ャネルトランジスタによって構成され、そのドレインが
MOS型LSIに接続され、ソースが外部電源に接続されてい
る。したがって、MOS型LSIの動作に応じてＰチャネルト
ランジスタのドレインの電圧が変動した場合において
も、ゲート、ソース間の電位差VGSを一定に保持するこ
とができ、安定な内部電源電圧を発生することができ
る。しかも、カレントミラー型差動増幅回路から出力さ
れる制御電圧は、内部電源電圧の変化に対して定電圧回
路から出力される定電圧の近傍で緩やかに変化する。し
たがって、MOS型LSIの動作時や外部供給電源の変動時に
おける内部電源電圧の発振を抑えることができ、サブミ
クロンMOS型LSI回路の性能、信頼性を向上することがで
きる。
第１図は本発明に係るサブミクロン半導体LSIの全体的
構成を概略的に示す図、第２図は第１図の電源変換回路
を取り出して一具体例を示す回路図、第３図は第２図に
おける差動増幅回路の入出力特性を示す図、第４図は第
２図の回路動作を説明するために内部電源電圧の時間的
変化を示す特性図である。 １……サブミクロン半導体LSI、２……電源変換回路、
３……サブミクロンMOS形LSI回路、６……定電圧回路、
７……降圧用回路、８……差動増幅回路、T1〜T6……MO
Sトランジスタ。
構成を概略的に示す図、第２図は第１図の電源変換回路
を取り出して一具体例を示す回路図、第３図は第２図に
おける差動増幅回路の入出力特性を示す図、第４図は第
２図の回路動作を説明するために内部電源電圧の時間的
変化を示す特性図である。 １……サブミクロン半導体LSI、２……電源変換回路、
３……サブミクロンMOS形LSI回路、６……定電圧回路、
７……降圧用回路、８……差動増幅回路、T1〜T6……MO
Sトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/45 Ｚ (56)参考文献 特開 昭54−23340（ＪＰ，Ａ) 特開 昭59−8033（ＪＰ，Ａ) 特開 昭52−133550（ＪＰ，Ａ) 特開 昭57−35781（ＪＰ，Ａ) 電子通信学会誌ｖｏｌ．62Ｎｏ．４, 1974 ＰＰ．377〜385
Claims (1)
- 【請求項１】実効チャネル長が１μｍ以下のMOSトラン
ジスタを構成素子とするMOS型LSIに同一チップ内で発生
した内部電源電圧を供給するようにしてなるサブミクロ
ン半導体LSIのチップ内電源変換回路であって、 外部から供給される外部電源を降圧した定電圧を発生す
る定電圧回路と、 ドレインが前記MOS型LSIに接続され、ソースが前記外部
電源に接続され、ゲートに供給される制御電圧に応じて
前記外部電源を降圧した内部電源電圧を生成するＰチャ
ネルMOSトランジスタによって構成された降圧用トラン
ジスタと、 電流通路の一端がそれぞれ前記外部電源に接続され、各
ゲートが互いに接続されたＰチャネルMOSトランジスタ
からなる第１、第２のトランジスタ、電流通路の一端が
前記第１のトランジスタの電流通路の他端及びゲートに
接続され、ゲートに前記降圧用トランジスタから出力さ
れる内部電源電圧が供給されるＮチャネルMOSトランジ
スタによって構成された第３のトランジスタ、及び電流
通路の一端が前記第２のトランジスタの電流通路の他端
に接続され、ゲートに前記定電圧回路から出力される定
電圧が供給され、電流通路の他端が前記第３のトランジ
スタの電流通路の他端とともに電流源に接続されるＮチ
ャネルMOSトランジスタによって構成された第４のトラ
ンジスタとを有し、この第４のトランジスタの電流通路
の一端が前記降圧用トランジスタのゲートに直結され、
前記第１乃至第４のトラジスタの各チャネル幅をW1,W2,
W3,W4と表し、各チャネル長をL1,L2,L3,L4と表した場
合、これらの関係が W1/L1・L3/W3＝W2/L2・L4/W4 に設定されたカレントミラー型差動増幅回路と を具備することを特徴とするサブミクロン半導体LSIの
チップ内電源変換回路。
Priority Applications (4)
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|---|---|---|---|
| JP59012618A JPH0772852B2 (ja) | 1984-01-26 | 1984-01-26 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
| DE8585100779T DE3586568T2 (de) | 1984-01-26 | 1985-01-25 | Halbleitereinrichtung. |
| EP85100779A EP0152805B1 (en) | 1984-01-26 | 1985-01-25 | Semiconductor device |
| US07/243,140 US4843257A (en) | 1984-01-26 | 1988-09-09 | Regulated power supply for MOS Transistors with short channel length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012618A JPH0772852B2 (ja) | 1984-01-26 | 1984-01-26 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157616A JPS60157616A (ja) | 1985-08-17 |
| JPH0772852B2 true JPH0772852B2 (ja) | 1995-08-02 |
Family
ID=11810360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59012618A Expired - Lifetime JPH0772852B2 (ja) | 1984-01-26 | 1984-01-26 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
Country Status (4)
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| US (1) | US4843257A (ja) |
| EP (1) | EP0152805B1 (ja) |
| JP (1) | JPH0772852B2 (ja) |
| DE (1) | DE3586568T2 (ja) |
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| US5272393A (en) * | 1987-11-24 | 1993-12-21 | Hitachi, Ltd. | Voltage converter of semiconductor device |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
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| US5162668A (en) * | 1990-12-14 | 1992-11-10 | International Business Machines Corporation | Small dropout on-chip voltage regulators with boosted power supply |
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| US5761214A (en) * | 1992-10-16 | 1998-06-02 | International Business Machines Corporation | Method for testing integrated circuit devices |
| JP3356223B2 (ja) * | 1993-07-12 | 2002-12-16 | 富士通株式会社 | 降圧回路及びこれを内蔵した半導体集積回路 |
| JPH0757465A (ja) * | 1993-08-06 | 1995-03-03 | Mitsubishi Electric Corp | 半導体回路装置 |
| JP7075172B2 (ja) * | 2017-06-01 | 2022-05-25 | エイブリック株式会社 | 基準電圧回路及び半導体装置 |
Family Cites Families (7)
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|---|---|---|---|---|
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| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| US4300061A (en) * | 1979-03-15 | 1981-11-10 | National Semiconductor Corporation | CMOS Voltage regulator circuit |
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPS598033A (ja) * | 1982-07-05 | 1984-01-17 | Hitachi Ltd | 半導体集積回路装置 |
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
-
1984
- 1984-01-26 JP JP59012618A patent/JPH0772852B2/ja not_active Expired - Lifetime
-
1985
- 1985-01-25 DE DE8585100779T patent/DE3586568T2/de not_active Expired - Lifetime
- 1985-01-25 EP EP85100779A patent/EP0152805B1/en not_active Expired
-
1988
- 1988-09-09 US US07/243,140 patent/US4843257A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会誌ｖｏｌ．６２Ｎｏ．４，１９７４ＰＰ．３７７〜３８５ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0152805A3 (en) | 1986-12-30 |
| EP0152805B1 (en) | 1992-09-02 |
| EP0152805A2 (en) | 1985-08-28 |
| DE3586568T2 (de) | 1993-02-04 |
| DE3586568D1 (de) | 1992-10-08 |
| JPS60157616A (ja) | 1985-08-17 |
| US4843257A (en) | 1989-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |