JPH0773066A - メモリ回路構成法および装置 - Google Patents
メモリ回路構成法および装置Info
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- JPH0773066A JPH0773066A JP6142973A JP14297394A JPH0773066A JP H0773066 A JPH0773066 A JP H0773066A JP 6142973 A JP6142973 A JP 6142973A JP 14297394 A JP14297394 A JP 14297394A JP H0773066 A JPH0773066 A JP H0773066A
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- memory circuit
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- circuits
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/32—Circuit design at the digital level
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- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
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- G—PHYSICS
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- G11C—STATIC STORES
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- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 プロトタイプ回路設計をエミュレートするた
めにメモリ回路をさらに容易に構成可能にする。 【構成】 メモリ回路の定義が、３個の双方向アクセス
ポートを有するスタティックメモリ回路において実行さ
れる。ここに、各ポートは、リードアクセスとライトア
クセスのために構成される。このメモリ回路の定義は、
あらかじめ決定された構成値に従って、最初の容量、深
さ、幅、バンク選択を定義し、また、各アクセスポート
に対して、アクセスポートがリードまたはライトのため
に構成されているか否かを定義する。ポートアクセス
は、タイムスロットの間に起こり、タイムスロットは、
外部のクロック信号とメモリ回路アクセスタイムとに基
づく。異なったメモリ回路定義は、アクセスポートがそ
れに従って再構成されるように実行できる。
めにメモリ回路をさらに容易に構成可能にする。 【構成】 メモリ回路の定義が、３個の双方向アクセス
ポートを有するスタティックメモリ回路において実行さ
れる。ここに、各ポートは、リードアクセスとライトア
クセスのために構成される。このメモリ回路の定義は、
あらかじめ決定された構成値に従って、最初の容量、深
さ、幅、バンク選択を定義し、また、各アクセスポート
に対して、アクセスポートがリードまたはライトのため
に構成されているか否かを定義する。ポートアクセス
は、タイムスロットの間に起こり、タイムスロットは、
外部のクロック信号とメモリ回路アクセスタイムとに基
づく。異なったメモリ回路定義は、アクセスポートがそ
れに従って再構成されるように実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、構成可能な電子記憶装
置、特に、デジタルメモリを含む回路をエミュレートす
るために構成される構成可能なメモリセルに関する。
置、特に、デジタルメモリを含む回路をエミュレートす
るために構成される構成可能なメモリセルに関する。
【０００２】
【従来の技術】電子設計自動化（ＥＤＡ）の分野では、
種々のソフトウエアとこれらに関連するハードウエアと
が、回路設計を定義しベリファイするために使用され
る。特に、回路設計のより正確なベリフィケーションの
ために、「エミュレータ」として知られるツールが、プ
ロトタイプの回路定義の機能的表現を構成するために用
いられる。そのようなエミュレートされた表現を用いる
と、プロトタイプ回路またはハードウエアが実際に製作
される前でも、回路設計者がエミュレートされた表現に
結合されたターゲットシステムを操作しまたは開発す
る、という設計開発の柔軟性が生じる。これにより、全
体の設計時間と費用がかなり減少できる。
種々のソフトウエアとこれらに関連するハードウエアと
が、回路設計を定義しベリファイするために使用され
る。特に、回路設計のより正確なベリフィケーションの
ために、「エミュレータ」として知られるツールが、プ
ロトタイプの回路定義の機能的表現を構成するために用
いられる。そのようなエミュレートされた表現を用いる
と、プロトタイプ回路またはハードウエアが実際に製作
される前でも、回路設計者がエミュレートされた表現に
結合されたターゲットシステムを操作しまたは開発す
る、という設計開発の柔軟性が生じる。これにより、全
体の設計時間と費用がかなり減少できる。
【０００３】
【発明が解決しようとする課題】通常のエミュレーショ
ンツールは、論理回路を定義しベリファイするために適
しているけれども、そのような回路は、メモリ回路、特
に、種々の記憶構成において構成される複数ポートのメ
モリ回路、をエミュレートするために容易に使用できな
い。したがって、プロトタイプ回路設計をエミュレート
するためにさらに容易に構成可能なメモリ回路を提供す
ることが望ましい。
ンツールは、論理回路を定義しベリファイするために適
しているけれども、そのような回路は、メモリ回路、特
に、種々の記憶構成において構成される複数ポートのメ
モリ回路、をエミュレートするために容易に使用できな
い。したがって、プロトタイプ回路設計をエミュレート
するためにさらに容易に構成可能なメモリ回路を提供す
ることが望ましい。
【０００４】本発明の目的は、プロトタイプ回路設計を
エミュレートするためにさらに容易に構成可能なメモリ
回路構成法および構成装置を提供することである。
エミュレートするためにさらに容易に構成可能なメモリ
回路構成法および構成装置を提供することである。
【０００５】
【課題を解決するための手段および作用】本発明におい
て、複数のメモリ回路を構成する装置は、それぞれ複数
のアクセスポートを有する複数のメモリ回路と、論理回
路における実行のための論理回路定義、および、メモリ
回路定義に分割可能なプロトタイプ回路定義とを備え
る。上記のメモリ回路定義は、上記のメモリ回路の少な
くとも１つにおいて実行可能であり、実行されるメモリ
回路定義を有する各メモリ回路の各アクセスポートは、
各メモリ回路のリードまたはライトのために構成可能で
あり、構成されるアクセスポートは、あらかじめ定義さ
れるタイムスロットの間に少なくとも１つのメモリ回路
をリードまたはライトする。また、複数のメモリ回路を
構成する別の装置は、それぞれ複数のアクセスポートを
有する複数のメモリ回路と、上記のメモリ回路の少なく
とも１つにおいて実行されるメモリ回路定義とを備え
る。上記のメモリ回路定義が実行されるメモリ回路の各
々のアクセスポートの各々は、各メモリ回路のリードま
たはライトのために構成可能である。
て、複数のメモリ回路を構成する装置は、それぞれ複数
のアクセスポートを有する複数のメモリ回路と、論理回
路における実行のための論理回路定義、および、メモリ
回路定義に分割可能なプロトタイプ回路定義とを備え
る。上記のメモリ回路定義は、上記のメモリ回路の少な
くとも１つにおいて実行可能であり、実行されるメモリ
回路定義を有する各メモリ回路の各アクセスポートは、
各メモリ回路のリードまたはライトのために構成可能で
あり、構成されるアクセスポートは、あらかじめ定義さ
れるタイムスロットの間に少なくとも１つのメモリ回路
をリードまたはライトする。また、複数のメモリ回路を
構成する別の装置は、それぞれ複数のアクセスポートを
有する複数のメモリ回路と、上記のメモリ回路の少なく
とも１つにおいて実行されるメモリ回路定義とを備え
る。上記のメモリ回路定義が実行されるメモリ回路の各
々のアクセスポートの各々は、各メモリ回路のリードま
たはライトのために構成可能である。
【０００６】本発明においては、複数のアクセスポート
を有する少なくとも１つの種々のメモリ回路においてメ
モリ回路定義を実行する。ここに、メモリ回路定義の実
行において、各メモリ回路の各アクセスポートは、その
ようなメモリ回路をリードまたはライトするように構成
される。好ましくは、各メモリ回路は、３つの双方向ア
クセスポートを有するスタティックメモリセルからな
り、メモリ回路定義は、あらかじめ決定された構成値に
従って、最初の記憶容量、記憶深さ、記憶幅およびバン
ク選択を定義する。また、実行されるメモリ回路定義を
有するメモリ回路の各アクセスポートに対して、メモリ
回路定義は、アクセスポートがリードまたはライトのた
めに構成されているか否かを定義する。
を有する少なくとも１つの種々のメモリ回路においてメ
モリ回路定義を実行する。ここに、メモリ回路定義の実
行において、各メモリ回路の各アクセスポートは、その
ようなメモリ回路をリードまたはライトするように構成
される。好ましくは、各メモリ回路は、３つの双方向ア
クセスポートを有するスタティックメモリセルからな
り、メモリ回路定義は、あらかじめ決定された構成値に
従って、最初の記憶容量、記憶深さ、記憶幅およびバン
ク選択を定義する。また、実行されるメモリ回路定義を
有するメモリ回路の各アクセスポートに対して、メモリ
回路定義は、アクセスポートがリードまたはライトのた
めに構成されているか否かを定義する。
【０００７】希望ならば、構成されたアクセスポート
は、あらかじめ決定されたタイムスロットの間に、メモ
リ回路にリードまたはライトするために、アクセスでき
る。別々のタイムスロットは、非メモリ論理回路とは反
対に、メモリ回路へのリードまたはライトのためにあら
かじめ定義できる。タイムスロットは、外部のクロック
信号またはメモリ回路アクセスタイムの関数としてあら
かじめ定義できる。希望ならば、プロトタイプ回路定義
は、再構成可能論理モジュールでの実行のための論理回
路定義と、また、少なくとも１つのメモリ回路における
実行のためのメモリ回路定義とに分割できる。再構成可
能な論理モジュールは直接に、または、プログラマブル
相互結合モジュールを介して、メモリ回路に結合でき
る。この分割されたプロトタイプ回路定義をエミュレー
トするために、再構成可能な論理モジュールとメモリ回
路は、相互に結合され、ターゲットシステムと結合され
る。ターゲットシステムは、そのように結合された後で
作動される。エミュレーションの間に、ターゲットシス
テムは、メモリ回路にリードまたはライトするためのア
クセスポートをアクセスできる。また、ターゲットシス
テムは、メモリ回路において異なったメモリ回路定義を
実行させることができる。このとき、アクセスポートが
それに従って再構成される。
は、あらかじめ決定されたタイムスロットの間に、メモ
リ回路にリードまたはライトするために、アクセスでき
る。別々のタイムスロットは、非メモリ論理回路とは反
対に、メモリ回路へのリードまたはライトのためにあら
かじめ定義できる。タイムスロットは、外部のクロック
信号またはメモリ回路アクセスタイムの関数としてあら
かじめ定義できる。希望ならば、プロトタイプ回路定義
は、再構成可能論理モジュールでの実行のための論理回
路定義と、また、少なくとも１つのメモリ回路における
実行のためのメモリ回路定義とに分割できる。再構成可
能な論理モジュールは直接に、または、プログラマブル
相互結合モジュールを介して、メモリ回路に結合でき
る。この分割されたプロトタイプ回路定義をエミュレー
トするために、再構成可能な論理モジュールとメモリ回
路は、相互に結合され、ターゲットシステムと結合され
る。ターゲットシステムは、そのように結合された後で
作動される。エミュレーションの間に、ターゲットシス
テムは、メモリ回路にリードまたはライトするためのア
クセスポートをアクセスできる。また、ターゲットシス
テムは、メモリ回路において異なったメモリ回路定義を
実行させることができる。このとき、アクセスポートが
それに従って再構成される。
【０００８】また、本発明の１つの複数のメモリ回路の
構成方法では、複数のメモリ回路定義（各メモリ回路
は、少なくとも１つのスタティックメモリセルからな
り、３個のアクセスポートを備え、各アクセスポートは
双方向スイッチからなる）を用意する。次に、用意され
たメモリ回路の少なくとも１つにおいてメモリ回路定義
（このメモリ回路定義は、複数のあらかじめ定義された
構成値に従って始めの記憶容量、記憶深さ、記憶幅およ
びバンク選択を定義する）を実行する。次に、上記の実
行されるメモリ回路定義を有する上記の用意されたメモ
リ回路の各々の上記のアクセスポートの各々を、上記の
用意されたメモリ回路へのリードとライトのために、構
成する。そして、用意されたメモリ回路の少なくとも１
つにリードまたはライトするために、上記の構成される
アクセスポートの少なくとも１つにおいて、あらかじめ
定義されたタイムスロットの間にアクセスする。ここ
で、上記の用意されたメモリ回路のリードとライトのた
めに別のタイムスロットがあらかじめ定義される。タイ
ムスロットは、上記の用意されたメモリ回路の外部クロ
ック信号とアクセスタイムの関数としてあらかじめ定義
される。
構成方法では、複数のメモリ回路定義（各メモリ回路
は、少なくとも１つのスタティックメモリセルからな
り、３個のアクセスポートを備え、各アクセスポートは
双方向スイッチからなる）を用意する。次に、用意され
たメモリ回路の少なくとも１つにおいてメモリ回路定義
（このメモリ回路定義は、複数のあらかじめ定義された
構成値に従って始めの記憶容量、記憶深さ、記憶幅およ
びバンク選択を定義する）を実行する。次に、上記の実
行されるメモリ回路定義を有する上記の用意されたメモ
リ回路の各々の上記のアクセスポートの各々を、上記の
用意されたメモリ回路へのリードとライトのために、構
成する。そして、用意されたメモリ回路の少なくとも１
つにリードまたはライトするために、上記の構成される
アクセスポートの少なくとも１つにおいて、あらかじめ
定義されたタイムスロットの間にアクセスする。ここ
で、上記の用意されたメモリ回路のリードとライトのた
めに別のタイムスロットがあらかじめ定義される。タイ
ムスロットは、上記の用意されたメモリ回路の外部クロ
ック信号とアクセスタイムの関数としてあらかじめ定義
される。
【０００９】また、本発明の１つの複数のメモリ回路の
構成方法では、それぞれ複数のアクセスポートを有する
複数のメモリ回路を用意する。次に、プロトタイプ回路
定義を、論理回路における実行のための論理回路定義、
および、上記の用意されたメモリ回路の少なくとも１つ
における実行のためのメモリ回路定義に分割する。次
に、用意されたメモリ回路の中の少なくとも１つのメモ
リ回路においてメモリ回路定義を実行する。次に、実行
されるメモリ回路定義を有する上記の用意されたメモリ
回路の各々の上記のアクセスポートの各々を、用意され
たメモリ回路へのリードとライトのために、構成する。
次に、用意されたメモリ回路の少なくとも１つにリード
またはライトするために、上記の構成されたアクセスポ
ートの少なくとも１つに、あらかじめ定義されタイムス
ロットの間にアクセスする。次に、上記の論理回路と上
記の用意されたメモリ回路の少なくとも１つとをターゲ
ットシステムに結合し、結合されたターゲットシステム
を作動することにより、上記の分割されたプロトタイプ
回路定義をエミュレートする。
構成方法では、それぞれ複数のアクセスポートを有する
複数のメモリ回路を用意する。次に、プロトタイプ回路
定義を、論理回路における実行のための論理回路定義、
および、上記の用意されたメモリ回路の少なくとも１つ
における実行のためのメモリ回路定義に分割する。次
に、用意されたメモリ回路の中の少なくとも１つのメモ
リ回路においてメモリ回路定義を実行する。次に、実行
されるメモリ回路定義を有する上記の用意されたメモリ
回路の各々の上記のアクセスポートの各々を、用意され
たメモリ回路へのリードとライトのために、構成する。
次に、用意されたメモリ回路の少なくとも１つにリード
またはライトするために、上記の構成されたアクセスポ
ートの少なくとも１つに、あらかじめ定義されタイムス
ロットの間にアクセスする。次に、上記の論理回路と上
記の用意されたメモリ回路の少なくとも１つとをターゲ
ットシステムに結合し、結合されたターゲットシステム
を作動することにより、上記の分割されたプロトタイプ
回路定義をエミュレートする。
【００１０】
【実施例】以下、図面を参照して本発明による実施例に
ついて説明する。図１は、電子設計自動（ＥＤＡ）シス
テムのブロック図である。図に示されるように、エンジ
ニアリングワークステーションすなわちユーザステーシ
ョン１０は、デバッグ装置すなわちデバッグユニット１
２、論理ブロックモジュール（ＬＢＭ）１４、プログラ
ム可能な相互結合モジュール（ＰＩＭ）２０、再構成可
能なメモリモジュール１００、インターフェースポッド
１６、および、ターゲットシステム１８に結合される。
このＥＤＡシステムは、ピエ・デザイン・システム社
（カリフォルニア州サニーベール）により設計された
「ＭＡＲＳ」論理エミュレーションシステムと同様にエ
ミュレーションのために構成され、回路設計者またはシ
ステム設計者は、ブレッドボード技術またはエミュレー
ション技術を用いて回路またはシステムの機能性を定義
しベリファイするために使用する。追加の論理ブロック
モジュール（ＬＢＭ）１４（Ｎ）は、さらに複雑な回路
またはシステムをエミュレートするために使用される。
ついて説明する。図１は、電子設計自動（ＥＤＡ）シス
テムのブロック図である。図に示されるように、エンジ
ニアリングワークステーションすなわちユーザステーシ
ョン１０は、デバッグ装置すなわちデバッグユニット１
２、論理ブロックモジュール（ＬＢＭ）１４、プログラ
ム可能な相互結合モジュール（ＰＩＭ）２０、再構成可
能なメモリモジュール１００、インターフェースポッド
１６、および、ターゲットシステム１８に結合される。
このＥＤＡシステムは、ピエ・デザイン・システム社
（カリフォルニア州サニーベール）により設計された
「ＭＡＲＳ」論理エミュレーションシステムと同様にエ
ミュレーションのために構成され、回路設計者またはシ
ステム設計者は、ブレッドボード技術またはエミュレー
ション技術を用いて回路またはシステムの機能性を定義
しベリファイするために使用する。追加の論理ブロック
モジュール（ＬＢＭ）１４（Ｎ）は、さらに複雑な回路
またはシステムをエミュレートするために使用される。
【００１１】ユーザステーション１０は、通信処理また
は分散処理のための同様なプロセッサのネットワークに
結合可能な通常のプロセッサを含む。ユーザステーショ
ン１０は、プロトタイプ回路設計を定義しベリファイす
るための計算機援用エンジニアリングおよび計算機援用
設計（ＣＡＥ／ＣＡＤ）のソフトウエアＥＤＡツールを
備える。たとえば、回路設計者は、そのようなツールを
用いて、回路の図式を入力し、または、論理ゲートを合
成して、回路またはシステムの機能または表現を定義ま
たは設計でき、次に、定義された機能をシミュレートま
たはベリファイできる。回路設計者は、定義された機能
をエミュレートすることにより、追加のエミュレーショ
ンを行うことができる。回路設計者は、エミュレーショ
ンにより、ターゲットシステム１８におけるプロトタイ
プ回路のエミュレートされた表現を作動することができ
る。このプロトタイプ回路は、ターゲットシステム１８
において作動するように意図されている。
は分散処理のための同様なプロセッサのネットワークに
結合可能な通常のプロセッサを含む。ユーザステーショ
ン１０は、プロトタイプ回路設計を定義しベリファイす
るための計算機援用エンジニアリングおよび計算機援用
設計（ＣＡＥ／ＣＡＤ）のソフトウエアＥＤＡツールを
備える。たとえば、回路設計者は、そのようなツールを
用いて、回路の図式を入力し、または、論理ゲートを合
成して、回路またはシステムの機能または表現を定義ま
たは設計でき、次に、定義された機能をシミュレートま
たはベリファイできる。回路設計者は、定義された機能
をエミュレートすることにより、追加のエミュレーショ
ンを行うことができる。回路設計者は、エミュレーショ
ンにより、ターゲットシステム１８におけるプロトタイ
プ回路のエミュレートされた表現を作動することができ
る。このプロトタイプ回路は、ターゲットシステム１８
において作動するように意図されている。
【００１２】始めに、プロトタイプ回路がエミュレート
される前に、回路設計者は、ＥＤＡツールを用いて、１
つの回路設計を定義し、好ましくは、ベリファイする。
回路設計が定義されベリファイされると、回路設計者
は、ＥＤＡツールを用いて、通常の回路ファイルすなわ
ちネットリストを発生する。このネットリストは、回路
設計の中の部品と相互結合のテキスト形式（すなわち、
「ＡＳＣＩＩ」フォーマット）のリストを与える。本発
明によれば、各回路設計は、論理部品とともに少なくと
も１つのメモリ部品を含むように定義される。デバッグ
ユニット１２は、ユーザステーション１０と結合され
る。回路設計者は、デバッグユニット１２を用いて、発
生されたネットリストをユーザステーション１０から、
論理モジュール１４、相互結合モジュール２０およびメ
モリモジュール１００に転送する。デバッグユニット１
２は、また、プロトタイプ回路設計のエミュレートされ
た表現の動作をベリファイするための機能テスタおよび
論理アナライザとしても役立つ。デバッグユニット１２
は、機能テスト（デバッグ）モードまたはエミュレーシ
ョン（実行）モードにおいて作動できる。
される前に、回路設計者は、ＥＤＡツールを用いて、１
つの回路設計を定義し、好ましくは、ベリファイする。
回路設計が定義されベリファイされると、回路設計者
は、ＥＤＡツールを用いて、通常の回路ファイルすなわ
ちネットリストを発生する。このネットリストは、回路
設計の中の部品と相互結合のテキスト形式（すなわち、
「ＡＳＣＩＩ」フォーマット）のリストを与える。本発
明によれば、各回路設計は、論理部品とともに少なくと
も１つのメモリ部品を含むように定義される。デバッグ
ユニット１２は、ユーザステーション１０と結合され
る。回路設計者は、デバッグユニット１２を用いて、発
生されたネットリストをユーザステーション１０から、
論理モジュール１４、相互結合モジュール２０およびメ
モリモジュール１００に転送する。デバッグユニット１
２は、また、プロトタイプ回路設計のエミュレートされ
た表現の動作をベリファイするための機能テスタおよび
論理アナライザとしても役立つ。デバッグユニット１２
は、機能テスト（デバッグ）モードまたはエミュレーシ
ョン（実行）モードにおいて作動できる。
【００１３】１つのネットリストが発生された後で、回
路設計者は、ＥＤＡツールを用いて、ネットリストを受
信し、そこに定義された回路設計すなわち回路定義を物
理的に実行させ、または、論理部品の場合には、種々の
再構成可能な論理回路すなわちフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）に、メモリ部品の場合に
は、メモリモジュール１００に含まれるメモリセルすな
わちスタティックランダムアクセスメモリ（ＳＲＡＭ）
に、「ダウンロード」される。エミュレーションは、ネ
ットリスト、論理モジュール１４に含まれる再構成可能
論理回路の実際の相互結合と機能実行に従って、そし
て、必要ならば、相互結合モジュールにおける再構成可
能な電気的経路の実際の相互結合とメモリモジュール１
００に含まれる実際のメモリ構成とメモリ容量とに従っ
て、プログラム可能に構成することにより達成される。
路設計者は、ＥＤＡツールを用いて、ネットリストを受
信し、そこに定義された回路設計すなわち回路定義を物
理的に実行させ、または、論理部品の場合には、種々の
再構成可能な論理回路すなわちフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）に、メモリ部品の場合に
は、メモリモジュール１００に含まれるメモリセルすな
わちスタティックランダムアクセスメモリ（ＳＲＡＭ）
に、「ダウンロード」される。エミュレーションは、ネ
ットリスト、論理モジュール１４に含まれる再構成可能
論理回路の実際の相互結合と機能実行に従って、そし
て、必要ならば、相互結合モジュールにおける再構成可
能な電気的経路の実際の相互結合とメモリモジュール１
００に含まれる実際のメモリ構成とメモリ容量とに従っ
て、プログラム可能に構成することにより達成される。
【００１４】回路設計者が設計インポート（import）コ
マンドを呼び出すと、ＥＤＡツールは、とりわけ、ネッ
トリストに含まれる全ての論理部品とメモリ部品が、論
理モジュール１４とメモリモジュール１００にそれぞれ
備えられる論理表現とメモリ表現のあらかじめ決定され
たライブラリすなわちデータベースの中に存在するかす
なわち記憶されているかをチェックする。好ましくは、
１つの論理部品またはメモリ部品がライブラリに存在し
ないならば、次に、ＥＤＡツールは、対応する一般的な
論理部品またはメモリ部品の１つの構成を発生できる。
こうして、ＥＤＡツールを用いて部品構成を発生または
構成することにより、回路設計者は、そのような１つの
構成の機能すなわち作動パラメータをより完全にカスタ
ム化または特定できる。
マンドを呼び出すと、ＥＤＡツールは、とりわけ、ネッ
トリストに含まれる全ての論理部品とメモリ部品が、論
理モジュール１４とメモリモジュール１００にそれぞれ
備えられる論理表現とメモリ表現のあらかじめ決定され
たライブラリすなわちデータベースの中に存在するかす
なわち記憶されているかをチェックする。好ましくは、
１つの論理部品またはメモリ部品がライブラリに存在し
ないならば、次に、ＥＤＡツールは、対応する一般的な
論理部品またはメモリ部品の１つの構成を発生できる。
こうして、ＥＤＡツールを用いて部品構成を発生または
構成することにより、回路設計者は、そのような１つの
構成の機能すなわち作動パラメータをより完全にカスタ
ム化または特定できる。
【００１５】ネットリストがインポートされた後で、Ｅ
ＤＡツールの中の分割プログラムを呼び出すことができ
る。分割プログラムは、ネットリストに含まれるどの部
品が論理部品でありメモリ部品であるかを決定する。好
ましくは、通常のまたは種々のコンビネーションデバイ
ス、シーケンシャルデバイスまたはステートデバイスに
おける１時的または永久的記憶のために構成または配置
された２進情報またはデジタル情報を含む部品は、メモ
リ回路またはメモリ部品であると決定される。メモリ部
品の例には、１以上のポートを有するコアメモリアレ
イ、キャッシュメモリ（記憶、タグ、ステータスのアレ
イを含む）、複数のポートを有するレジスタファイル、
マイクロコードの読出専用メモリ（ＲＯＭ）、オンチッ
プのランダムアクセスメモリ（ＲＡＭ）、ファーストイ
ン／ファーストアウト（ＦＩＦＯ）、および、プロセッ
サメモリ（命令キャッシュ、データキャッシュ、一般目
的レジスタ、ローカル記憶ＲＡＭ、メイン記憶ＲＡＭを
含む）がある。
ＤＡツールの中の分割プログラムを呼び出すことができ
る。分割プログラムは、ネットリストに含まれるどの部
品が論理部品でありメモリ部品であるかを決定する。好
ましくは、通常のまたは種々のコンビネーションデバイ
ス、シーケンシャルデバイスまたはステートデバイスに
おける１時的または永久的記憶のために構成または配置
された２進情報またはデジタル情報を含む部品は、メモ
リ回路またはメモリ部品であると決定される。メモリ部
品の例には、１以上のポートを有するコアメモリアレ
イ、キャッシュメモリ（記憶、タグ、ステータスのアレ
イを含む）、複数のポートを有するレジスタファイル、
マイクロコードの読出専用メモリ（ＲＯＭ）、オンチッ
プのランダムアクセスメモリ（ＲＡＭ）、ファーストイ
ン／ファーストアウト（ＦＩＦＯ）、および、プロセッ
サメモリ（命令キャッシュ、データキャッシュ、一般目
的レジスタ、ローカル記憶ＲＡＭ、メイン記憶ＲＡＭを
含む）がある。
【００１６】ネットリストに含まれる他の部品は、典型
的には、非記憶用途のために構成または設計される通常
のコンビネーションデバイス、シーケンシャルデバイス
またはステートデバイスを含み、論理回路または論理部
品として決定される。設計技術者により指定されると
き、記憶メモリ（storage memory）型の設計用途のため
の通常の論理回路を用いることは可能である。ネットリ
ストのどの部品が論理部品でありメモリ部品であるかを
決定した後で、分割プログラムは、ダウンロードのた
め、または、部品および論理モジュール１４、相互結合
モジュール２０またはメモリモジュール１００への相互
結合との実際の作動の実行のためのネットリストを分割
する。
的には、非記憶用途のために構成または設計される通常
のコンビネーションデバイス、シーケンシャルデバイス
またはステートデバイスを含み、論理回路または論理部
品として決定される。設計技術者により指定されると
き、記憶メモリ（storage memory）型の設計用途のため
の通常の論理回路を用いることは可能である。ネットリ
ストのどの部品が論理部品でありメモリ部品であるかを
決定した後で、分割プログラムは、ダウンロードのた
め、または、部品および論理モジュール１４、相互結合
モジュール２０またはメモリモジュール１００への相互
結合との実際の作動の実行のためのネットリストを分割
する。
【００１７】論理部品は論理モジュール１４にダウンロ
ードされ、論理モジュール１４は、好ましくは、分割さ
れたネットリストに従ってその中に含まれるＦＰＧＡま
たは構成可能な論理ブロック（ＣＬＢ）をプログラムま
たは構成するための通常の技法を用いて、論理回路部分
とこれに関連する相互結合とを構成する。メモリ部品
は、後で説明されるように、メモリモジュール１００に
ダウンロードされる。希望ならば、メモリ部品は、論理
モジュール１４にダウンロードでき、そこで同等な作動
が実行される。ネットリストにおける相互結合は、各論
理モジュール１４での利用できる構成可能な相互結合ま
たは論理モジュールに含まれるＦＰＧＡを用いて、論理
モジュール１４に、または、相互結合モジュール２０に
おいて利用可能なプログラマブルな相互結合経路または
構成可能なクロスバースイッチを用いて、相互結合モジ
ュール２０に、ダウンロードできる。
ードされ、論理モジュール１４は、好ましくは、分割さ
れたネットリストに従ってその中に含まれるＦＰＧＡま
たは構成可能な論理ブロック（ＣＬＢ）をプログラムま
たは構成するための通常の技法を用いて、論理回路部分
とこれに関連する相互結合とを構成する。メモリ部品
は、後で説明されるように、メモリモジュール１００に
ダウンロードされる。希望ならば、メモリ部品は、論理
モジュール１４にダウンロードでき、そこで同等な作動
が実行される。ネットリストにおける相互結合は、各論
理モジュール１４での利用できる構成可能な相互結合ま
たは論理モジュールに含まれるＦＰＧＡを用いて、論理
モジュール１４に、または、相互結合モジュール２０に
おいて利用可能なプログラマブルな相互結合経路または
構成可能なクロスバースイッチを用いて、相互結合モジ
ュール２０に、ダウンロードできる。
【００１８】全体のプロトタイプ回路設計または定義
は、ネットリストにおける論理部品、メモリ部品および
相互結合のすべてまたは希望の部分または下位ネットリ
ストが論理モジュール１４、メモリモジュール１００、
および、希望なら相互結合モジュール２０にダウンロー
ドされる。そのような構成の際に、論理モジュール１
４、相互結合モジュール２０およびメモリモジュール１
００において実行されるプロトタイプ回路設計は、種々
のインターフェースポッド１６すなわち信号結合を通し
て、ターゲットシステム１８における実際の機能作動す
なわちエミュレーションのためにターゲットシステム１
８において通常のポートまたは信号ソケットに結合でき
る。
は、ネットリストにおける論理部品、メモリ部品および
相互結合のすべてまたは希望の部分または下位ネットリ
ストが論理モジュール１４、メモリモジュール１００、
および、希望なら相互結合モジュール２０にダウンロー
ドされる。そのような構成の際に、論理モジュール１
４、相互結合モジュール２０およびメモリモジュール１
００において実行されるプロトタイプ回路設計は、種々
のインターフェースポッド１６すなわち信号結合を通し
て、ターゲットシステム１８における実際の機能作動す
なわちエミュレーションのためにターゲットシステム１
８において通常のポートまたは信号ソケットに結合でき
る。
【００１９】エミュレーションの間に、ターゲットシス
テム１８は、データ信号、制御信号、試験信号、パワー
信号、接地信号、および、他の適当な信号、ベクトルま
たは刺激をターゲットシステム１８に加えることによ
り、通常のまたは通常に近い条件またはタイミングで作
動する。このように、回路設計者は、ターゲットシステ
ム１８、すなわち、論理モジュール１４、相互結合モジ
ュール２０およびメモリモジュール１００におけるエミ
ュレーションのために１時的に構成されるプロトタイプ
設計の機能性をデバッグまたは試験する。
テム１８は、データ信号、制御信号、試験信号、パワー
信号、接地信号、および、他の適当な信号、ベクトルま
たは刺激をターゲットシステム１８に加えることによ
り、通常のまたは通常に近い条件またはタイミングで作
動する。このように、回路設計者は、ターゲットシステ
ム１８、すなわち、論理モジュール１４、相互結合モジ
ュール２０およびメモリモジュール１００におけるエミ
ュレーションのために１時的に構成されるプロトタイプ
設計の機能性をデバッグまたは試験する。
【００２０】さらに、回路設計者は、ネットリストに含
まれる相互結合または部品に対する種々の再構成または
機能的変化が、プロトタイプ回路設計を修正又は変化す
るために必要であることを決定できる。そのような修正
を達成するために、回路設計者は、ＥＤＡツールにプロ
トタイプ回路設計を再定義させ、そして必要ならば再ベ
リファイさせる。論理回路と、論理モジュール１４の中
における相互結合、メモリモジュール１００におけるメ
モリ回路、および、メモリモジュール１００における相
互結合の機能の実行は、ＥＤＡツールを用いて再構成ま
たは再プログラム可能なので、事実上無限の数と幅の異
なったまたは同様な変更が可能である。
まれる相互結合または部品に対する種々の再構成または
機能的変化が、プロトタイプ回路設計を修正又は変化す
るために必要であることを決定できる。そのような修正
を達成するために、回路設計者は、ＥＤＡツールにプロ
トタイプ回路設計を再定義させ、そして必要ならば再ベ
リファイさせる。論理回路と、論理モジュール１４の中
における相互結合、メモリモジュール１００におけるメ
モリ回路、および、メモリモジュール１００における相
互結合の機能の実行は、ＥＤＡツールを用いて再構成ま
たは再プログラム可能なので、事実上無限の数と幅の異
なったまたは同様な変更が可能である。
【００２１】図２は、メモリアレイ２００と関連する回
路とを示すメモリモジュール１００の回路図である。メ
モリモジュール１００は次のものを含む。「ＪＰＥＧ」
プロセッサすなわち制御器１０２、タイムスロット発生
器又は信号発生器１０４、メモリ構成デコーダ１０８、
外部クロック又は外部発振器１０６、マルチプレクサ
（ＭＵＸ）１１０、再構成可能な論理アレイまたは「ベ
ータ-アルファ」アレイ１１８、および、双方向のスイ
ッチまたはラッチ１１２、１１４、１１６。
路とを示すメモリモジュール１００の回路図である。メ
モリモジュール１００は次のものを含む。「ＪＰＥＧ」
プロセッサすなわち制御器１０２、タイムスロット発生
器又は信号発生器１０４、メモリ構成デコーダ１０８、
外部クロック又は外部発振器１０６、マルチプレクサ
（ＭＵＸ）１１０、再構成可能な論理アレイまたは「ベ
ータ-アルファ」アレイ１１８、および、双方向のスイ
ッチまたはラッチ１１２、１１４、１１６。
【００２２】図３において示されるメモリアレイ２００
は、デジタル記憶回路またはデジタル記憶セル２０４、
データラッチまたはデータスイッチ２０２および構成可
能な双方向リード／ライトポート２０６を含む様々に相
互に結合されたメモリ回路２０８を有する。好ましく
は、セル２０４は、８個の３ポートのスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）を含み、各セル２０４
は、２５ｎｓのアクセスタイムの３２Ｋ×３２のＳＲＡ
Ｍである。好ましくはポートに結合されるスイッチ１１
２、ラッチ１１４またはラッチ１１６の信号スイッチ方
向を構成またはプログラムすることにより、各ポート２
０６のためのアクセス方向は、対応するセル２０４への
適当なアクセスのためのリードモードまたはライトモー
ドとして構成またはプログラムされる。
は、デジタル記憶回路またはデジタル記憶セル２０４、
データラッチまたはデータスイッチ２０２および構成可
能な双方向リード／ライトポート２０６を含む様々に相
互に結合されたメモリ回路２０８を有する。好ましく
は、セル２０４は、８個の３ポートのスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）を含み、各セル２０４
は、２５ｎｓのアクセスタイムの３２Ｋ×３２のＳＲＡ
Ｍである。好ましくはポートに結合されるスイッチ１１
２、ラッチ１１４またはラッチ１１６の信号スイッチ方
向を構成またはプログラムすることにより、各ポート２
０６のためのアクセス方向は、対応するセル２０４への
適当なアクセスのためのリードモードまたはライトモー
ドとして構成またはプログラムされる。
【００２３】制御器１０２は、論理部品、メモリ部品、
構成、初期化状態、および、相互結合を含む分割された
ネットリスト情報を受信する。この情報は、プロトタイ
プ回路設計を表し、ＥＤＡツールによりユーザステーシ
ョン１０またはデバッグユニット１２からダウンロード
される。論理アレイ１１８に含まれる再構成可能論理装
置またはＦＰＧＡをプログラムまたは構成するために、
論理部品、関連する相互結合、構成、または、初期化情
報が、ダウンロードされる。論理アレイ１１８に含まれ
る再構成可能論理装置またはＦＰＧＡ、メモリアレイ２
００の中の再構成可能メモリセル２０４、再構成可能リ
ード／ライトＩ／Ｏポート２０６または再構成可能双方
向ラッチ２０２、または、メモリモジュール１００の中
の再構成可能双方向スイッチまたはラッチ１１２、１１
４、１１６をプログラムまたは構成するために、メモリ
部品、それに関連する相互結合、構成、または、初期化
情報が、ダウンロードされる。
構成、初期化状態、および、相互結合を含む分割された
ネットリスト情報を受信する。この情報は、プロトタイ
プ回路設計を表し、ＥＤＡツールによりユーザステーシ
ョン１０またはデバッグユニット１２からダウンロード
される。論理アレイ１１８に含まれる再構成可能論理装
置またはＦＰＧＡをプログラムまたは構成するために、
論理部品、関連する相互結合、構成、または、初期化情
報が、ダウンロードされる。論理アレイ１１８に含まれ
る再構成可能論理装置またはＦＰＧＡ、メモリアレイ２
００の中の再構成可能メモリセル２０４、再構成可能リ
ード／ライトＩ／Ｏポート２０６または再構成可能双方
向ラッチ２０２、または、メモリモジュール１００の中
の再構成可能双方向スイッチまたはラッチ１１２、１１
４、１１６をプログラムまたは構成するために、メモリ
部品、それに関連する相互結合、構成、または、初期化
情報が、ダウンロードされる。
【００２４】また、好ましくはＩＥＥＥ標準１１４９.
１："Standard Test Access Port and Boundary Scan A
rchitecture”に定義されるＪＴＡＧ規格に対応して、
制御器１０２は、メモリモジュール１００での回路機能
をベリファイするためにテストスキャンまたは境界スキ
ャンのベクトルまたはパターンを受信し、記憶し、加え
る。制御器１０２は、タイムスロット発生器１０４、マ
ルチプレクサ１１０およびデコーダ１０８に結合される
通常のマイクロプロセッサであり、ホストプロセッサ
（ユーザステーション１０でもデバッグユニット１２で
もよい）から命令を受信する。
１："Standard Test Access Port and Boundary Scan A
rchitecture”に定義されるＪＴＡＧ規格に対応して、
制御器１０２は、メモリモジュール１００での回路機能
をベリファイするためにテストスキャンまたは境界スキ
ャンのベクトルまたはパターンを受信し、記憶し、加え
る。制御器１０２は、タイムスロット発生器１０４、マ
ルチプレクサ１１０およびデコーダ１０８に結合される
通常のマイクロプロセッサであり、ホストプロセッサ
（ユーザステーション１０でもデバッグユニット１２で
もよい）から命令を受信する。
【００２５】制御器１０２は、分割されたネットリスト
情報を、メモリアレイ２００の中の構成可能メモリ回路
へダウンロードする処理のためにローカルディスクまた
はメモリ装置に備えられた、あらかじめ特定された命令
セットを、好ましくは、備えられたＥＤＡツールに従っ
て、使用する。追加の命令は、ネットリストに備えられ
たメモリ部品に従って、特にポート２０６のアクセス方
向、デジタル記憶容量、記憶深さ、記憶の幅、記憶バン
ク選択などのあらかじめ定義された構成値に従って、メ
モリアレイ２００の中にメモリ回路を構成するためにそ
こに特定される。
情報を、メモリアレイ２００の中の構成可能メモリ回路
へダウンロードする処理のためにローカルディスクまた
はメモリ装置に備えられた、あらかじめ特定された命令
セットを、好ましくは、備えられたＥＤＡツールに従っ
て、使用する。追加の命令は、ネットリストに備えられ
たメモリ部品に従って、特にポート２０６のアクセス方
向、デジタル記憶容量、記憶深さ、記憶の幅、記憶バン
ク選択などのあらかじめ定義された構成値に従って、メ
モリアレイ２００の中にメモリ回路を構成するためにそ
こに特定される。
【００２６】デコーダ１０８は、メモリ構成デコーダ回
路であり、具体的には好ましくは、９３入力および１３
６出力を有するプログラマブル論理アレイ（ＰＬＡ）で
ある。９３入力のうち、８入力ピンは、構成コードのた
めに使用され、１２入力ピンは、バンクとサブバンクの
選択のために使用され、２４入力ピンは、リード／ライ
トポート選択のために使用され、１６入力ピンは、メモ
リセルのグループ化のために使用され、８入力ピンは、
メモリセルイネーブルのために使用され、２４入力ピン
は、ポートタイムスロットクロックのために使用され、
１入力ピンは、システムクロックのために使用される。
出力ピンのうち、３２出力ピンは、ライトイネーブルの
ために使用され、８出力ピンは、グローバルバスイネー
ブルのために使用され、９６出力ピンは、ラッチ制御の
ために使用される。
路であり、具体的には好ましくは、９３入力および１３
６出力を有するプログラマブル論理アレイ（ＰＬＡ）で
ある。９３入力のうち、８入力ピンは、構成コードのた
めに使用され、１２入力ピンは、バンクとサブバンクの
選択のために使用され、２４入力ピンは、リード／ライ
トポート選択のために使用され、１６入力ピンは、メモ
リセルのグループ化のために使用され、８入力ピンは、
メモリセルイネーブルのために使用され、２４入力ピン
は、ポートタイムスロットクロックのために使用され、
１入力ピンは、システムクロックのために使用される。
出力ピンのうち、３２出力ピンは、ライトイネーブルの
ために使用され、８出力ピンは、グローバルバスイネー
ブルのために使用され、９６出力ピンは、ラッチ制御の
ために使用される。
【００２７】タイムスロット発生器１０４は、好ましく
は、２４ポートのために２４までのタイムスロットすな
わち時間的に決められた信号パルスを発生する。各タイ
ムスロットは、４０ｎｓの長さを有する。ここに、１０
ｎｓは、アドレスタイムに割り当てられ、２５ｎｓは、
アクセスタイムに割り当てられる。プログラマブル遅延
ラインを各タイムスロットの前に設けてもよく、実際の
遅延時間は、アドレスからシステムへのクロック遅延に
依存する。
は、２４ポートのために２４までのタイムスロットすな
わち時間的に決められた信号パルスを発生する。各タイ
ムスロットは、４０ｎｓの長さを有する。ここに、１０
ｎｓは、アドレスタイムに割り当てられ、２５ｎｓは、
アクセスタイムに割り当てられる。プログラマブル遅延
ラインを各タイムスロットの前に設けてもよく、実際の
遅延時間は、アドレスからシステムへのクロック遅延に
依存する。
【００２８】タイムスロット発生器１０４は、好ましく
は制御器１０２の制御の下で動作して、適当なライト信
号とポートデータラッチ制御信号を発生するために、ポ
ートリード／ライト選択とバンク／サブバンク選択をイ
ネーブルにするために、タップ出力信号を出力する。さ
らに、タイムスロット発生器１０４は、最後のまたは最
も最近のリードポートが５以上のポートの後に続くとき
にはいつでも、リードデータ遅延時間をシステムサイク
ル時間に加える。好ましくは、１５０ｎｓの遅延時間が
これにより加えられる。論理アレイ１１８は、論理モジ
ュール１４に結合でき、マルチプレクサ１１０、スイッ
チ１１２およびラッチ１１４、１１６に結合される再構
成可能論理回路またはＦＰＧＡを含む。スイッチ１１
２、ラッチ１１４およびラッチ１１６は、７４Ｆ５４３
などの再プログラム可能な双方向デジタルスイッチまた
はラッチであり、セル２０４のリードまたはライトのた
めにデジタル情報をアクセスするためのアクセスポート
２０６にそれぞれ結合される。
は制御器１０２の制御の下で動作して、適当なライト信
号とポートデータラッチ制御信号を発生するために、ポ
ートリード／ライト選択とバンク／サブバンク選択をイ
ネーブルにするために、タップ出力信号を出力する。さ
らに、タイムスロット発生器１０４は、最後のまたは最
も最近のリードポートが５以上のポートの後に続くとき
にはいつでも、リードデータ遅延時間をシステムサイク
ル時間に加える。好ましくは、１５０ｎｓの遅延時間が
これにより加えられる。論理アレイ１１８は、論理モジ
ュール１４に結合でき、マルチプレクサ１１０、スイッ
チ１１２およびラッチ１１４、１１６に結合される再構
成可能論理回路またはＦＰＧＡを含む。スイッチ１１
２、ラッチ１１４およびラッチ１１６は、７４Ｆ５４３
などの再プログラム可能な双方向デジタルスイッチまた
はラッチであり、セル２０４のリードまたはライトのた
めにデジタル情報をアクセスするためのアクセスポート
２０６にそれぞれ結合される。
【００２９】図３に示されるように、マルチプレクサ１
１０は、制御器のデコーダ１０８、メモリアレイ２００
および論理アレイ１１８に結合され、クロック回路１０
６は、タイムスロット発生器１０４とデコーダ１０８に
結合される。好ましくは、メモリモジュール１００は、
あらかじめ定義されたパラメータを用いて構成される。
メモリの深さは、１から３２,７６７まで構成される。
バンク幅は、３２、６４、１２８または２５６ビットに
限定される。こうして、もしメモリ設計が９５ビットの
幅を使用するならば、１２８ビットが指定される。バン
ク選択信号の構成は、バンク幅に依存する。たとえば、
１２８ビットのバンクは、メモリモジュール１００が２
５６ビットの最大幅を有するので、２より多いバンクを
許さない。
１０は、制御器のデコーダ１０８、メモリアレイ２００
および論理アレイ１１８に結合され、クロック回路１０
６は、タイムスロット発生器１０４とデコーダ１０８に
結合される。好ましくは、メモリモジュール１００は、
あらかじめ定義されたパラメータを用いて構成される。
メモリの深さは、１から３２,７６７まで構成される。
バンク幅は、３２、６４、１２８または２５６ビットに
限定される。こうして、もしメモリ設計が９５ビットの
幅を使用するならば、１２８ビットが指定される。バン
ク選択信号の構成は、バンク幅に依存する。たとえば、
１２８ビットのバンクは、メモリモジュール１００が２
５６ビットの最大幅を有するので、２より多いバンクを
許さない。
【００３０】サブバンク選択信号の構成は、部分的ライ
ト動作のために使用される。たとえば、４バイトの選択
信号は、３２ビットの幅のために構成され、８バイトの
選択信号は、６４ビットの幅のために構成され、８の２
倍バイトの選択信号は、１２８ビットの幅のために構成
され、８の４倍バイトの選択信号は、２５６ビットの幅
のために構成される。サブバンク選択信号は、もし部分
的ライトの能力が要求されないならば、ディスエーブル
にできる。さらに、好ましくは、１〜２４のリードポー
トと１〜１６のライトポートが構成される。構成される
リードポートとライトポートの全体の数は２４である。
ト動作のために使用される。たとえば、４バイトの選択
信号は、３２ビットの幅のために構成され、８バイトの
選択信号は、６４ビットの幅のために構成され、８の２
倍バイトの選択信号は、１２８ビットの幅のために構成
され、８の４倍バイトの選択信号は、２５６ビットの幅
のために構成される。サブバンク選択信号は、もし部分
的ライトの能力が要求されないならば、ディスエーブル
にできる。さらに、好ましくは、１〜２４のリードポー
トと１〜１６のライトポートが構成される。構成される
リードポートとライトポートの全体の数は２４である。
【００３１】したがって、本発明によれば、メモリ回路
の定義は、マルチプルアクセスポート２０６を有する種
々のメモリ回路２００、２０８の少なくとも１つにおい
て実行される。ここで、メモリ回路の定義が実行される
各メモリ回路２００、２０８の各アクセスポート２０６
は、それらの各メモリ回路２００、２０８のリードとラ
イトのために構成される。好ましくは、各メモリ回路２
００、２０８は、３個の双方向アクセスポート２０６を
有するスタティックメモリセル２０４からなり、メモリ
回路の定義は、あらかじめ定義された構成値に従って、
初めの記憶容量、記憶深さ、記憶幅およびバンク選択を
定義する。代表的な構成値は、添付される表１〜表４に
与えられる。また、メモリ回路の定義は、実行されるメ
モリ回路定義を有するメモリ回路２００、２０８の各ア
クセスポート２０６に対して、そのようなアクセスポー
ト２０６がリードモードまたはライトモードのために構
成されるか否かを定義する。
の定義は、マルチプルアクセスポート２０６を有する種
々のメモリ回路２００、２０８の少なくとも１つにおい
て実行される。ここで、メモリ回路の定義が実行される
各メモリ回路２００、２０８の各アクセスポート２０６
は、それらの各メモリ回路２００、２０８のリードとラ
イトのために構成される。好ましくは、各メモリ回路２
００、２０８は、３個の双方向アクセスポート２０６を
有するスタティックメモリセル２０４からなり、メモリ
回路の定義は、あらかじめ定義された構成値に従って、
初めの記憶容量、記憶深さ、記憶幅およびバンク選択を
定義する。代表的な構成値は、添付される表１〜表４に
与えられる。また、メモリ回路の定義は、実行されるメ
モリ回路定義を有するメモリ回路２００、２０８の各ア
クセスポート２０６に対して、そのようなアクセスポー
ト２０６がリードモードまたはライトモードのために構
成されるか否かを定義する。
【００３２】
【表１】
【００３３】
【表２】
【００３４】
【表３】
【００３５】
【表４】
【００３６】好ましくは、メモリアクセスのためのその
ような構成の定義は、３個のアクセスポート２０６の各
々に結合される各双方向スイッチ１１２、ラッチ１１４
またはラッチ１１６をプログラムまたは構成することに
より、達成される。こうして、各ポート２０６は、ライ
ト専用アクセス（すなわち内向き信号方向）またはリー
ド専用アクセス（すなわち外向き信号方向）のために実
行される。また、各アクセスポート２０６は、リードア
クセスとライトアクセスのために、双方向に構成でき
る。希望ならば、同じメモリ回路定義は、たとえば、各
メモリ回路２００、２０８のための全アクセスポートが
同一に構成されるように、各メモリ回路２００、２０８
において実行してもよい。
ような構成の定義は、３個のアクセスポート２０６の各
々に結合される各双方向スイッチ１１２、ラッチ１１４
またはラッチ１１６をプログラムまたは構成することに
より、達成される。こうして、各ポート２０６は、ライ
ト専用アクセス（すなわち内向き信号方向）またはリー
ド専用アクセス（すなわち外向き信号方向）のために実
行される。また、各アクセスポート２０６は、リードア
クセスとライトアクセスのために、双方向に構成でき
る。希望ならば、同じメモリ回路定義は、たとえば、各
メモリ回路２００、２０８のための全アクセスポートが
同一に構成されるように、各メモリ回路２００、２０８
において実行してもよい。
【００３７】タイムスロットは、外部クロック信号とメ
モリ回路アクセス時間の関数としてあらかじめ決定で
き、回路設計者により、たとえばプロトタイプ回路設計
（ネットリスト）またはベリフィケーション（エミュレ
ーション）の間に特定される。共通のまたは複数のタイ
ムスロットの間に、構成されたアクセスポート２０６の
１組が並行にアクセスできる。または、１つのメモリ回
路２００、２０８は、各タイムスロットの間に直列に
（すなわち１時に１つのメモリ回路に）アクセスでき
る。さらに、そのようなアクセスは、非同期のリードま
たはリードバックのトリガイベントにより開始できる。
好ましくは、記憶されたデジタル情報は、あらかじめ定
義された大きさと等しいかまたはそれより小さい複数の
ワードで、メモリアレイ２００からアクセスされる。こ
うして、アクセスされたワードがこのあらかじめ定義さ
れた大きさより大きいとき、制御器１０２は、その大き
なワードを、それぞれ上記のあらかじめ定義された大き
さより小さいかそれと等しい大きさのワード部分に分割
または分析する。さらに、各ワード部分は、好ましく
は、異なったまたは連続するタイムスロットの間にアク
セスされる。
モリ回路アクセス時間の関数としてあらかじめ決定で
き、回路設計者により、たとえばプロトタイプ回路設計
（ネットリスト）またはベリフィケーション（エミュレ
ーション）の間に特定される。共通のまたは複数のタイ
ムスロットの間に、構成されたアクセスポート２０６の
１組が並行にアクセスできる。または、１つのメモリ回
路２００、２０８は、各タイムスロットの間に直列に
（すなわち１時に１つのメモリ回路に）アクセスでき
る。さらに、そのようなアクセスは、非同期のリードま
たはリードバックのトリガイベントにより開始できる。
好ましくは、記憶されたデジタル情報は、あらかじめ定
義された大きさと等しいかまたはそれより小さい複数の
ワードで、メモリアレイ２００からアクセスされる。こ
うして、アクセスされたワードがこのあらかじめ定義さ
れた大きさより大きいとき、制御器１０２は、その大き
なワードを、それぞれ上記のあらかじめ定義された大き
さより小さいかそれと等しい大きさのワード部分に分割
または分析する。さらに、各ワード部分は、好ましく
は、異なったまたは連続するタイムスロットの間にアク
セスされる。
【００３８】希望ならば、プロトタイプ回路定義は、再
構成可能論理モジュール１４での実行のために論理回路
定義に、そして、少なくとも１つのメモリ回路２００、
２０８での実行のためにメモリ回路定義に、分割でき
る。再構成可能論理モジュール１４は、直接に、また
は、プログラマブル相互結合モジュール２０と通って、
メモリ回路２００、２０８に相互に結合される。分割さ
れたプロトタイプ回路定義を実行するために、再構成可
能論理モジュール１４とメモリ回路２００、２０８は、
相互に結合され、ターゲットシステム１８に結合され
る。ターゲットシステム１８は、そのように結合された
後で作動される。エミュレーションの間に、ターゲット
システム１８は、メモリ回路２００、２０８へのリード
とライトのために、アクセスポート２０６にアクセスで
きる。また、再定義された構成において、ターゲットシ
ステム１８は、メモリ回路２００、２０８において異な
った回路定義を実行させることができる。このとき、し
たがって、アクセスポート２０６は、再定義される。
構成可能論理モジュール１４での実行のために論理回路
定義に、そして、少なくとも１つのメモリ回路２００、
２０８での実行のためにメモリ回路定義に、分割でき
る。再構成可能論理モジュール１４は、直接に、また
は、プログラマブル相互結合モジュール２０と通って、
メモリ回路２００、２０８に相互に結合される。分割さ
れたプロトタイプ回路定義を実行するために、再構成可
能論理モジュール１４とメモリ回路２００、２０８は、
相互に結合され、ターゲットシステム１８に結合され
る。ターゲットシステム１８は、そのように結合された
後で作動される。エミュレーションの間に、ターゲット
システム１８は、メモリ回路２００、２０８へのリード
とライトのために、アクセスポート２０６にアクセスで
きる。また、再定義された構成において、ターゲットシ
ステム１８は、メモリ回路２００、２０８において異な
った回路定義を実行させることができる。このとき、し
たがって、アクセスポート２０６は、再定義される。
【００３９】図４において、フローチャートは、本発明
を実施する方法を一般的に示す。始めに、少なくとも１
つのメモリ回路１００、２００、２０８を用意する（ス
テップ２１０）。ここで、各メモリ回路は、好ましくは
３個のアクセスポート（各ポートは、双方向スイッチを
有する）を有する少なくとも１個のスタティックメモリ
セルを含む。次に、（好ましくはネットリストの形の）
プロトタイプ回路定義を、論理部分とメモリ部分に分割
する（ステップ２２０）。本発明によれば、メモリ部分
すなわちメモリ定義を、用意されたメモリ回路の少なく
とも１つにおいて実行する（ステップ２３０）。ここ
で、そのような回路定義は、好ましくは、初めの構成値
を定義する。さらに、実行されるメモリ定義を有するメ
モリ回路の各アクセスポート２０６は、リードまたはラ
イトのために構成できる（ステップ２４０）。好ましく
は、あらかじめ決定されたタイムスロットの間に、構成
されるアクセスポートの少なくとも１個を、そのような
メモリ回路のリードまたはライトのためにアクセスする
（ステップ２５０）。以上の配置において、これによ
り、プロトタイプ回路エミュレーション２６０は、イネ
ーブルになり、回路設計者により決定されるように、プ
ロトタイプ回路定義のエミュレーションを実行し（ステ
ップ２６０）、続くステップ２３０〜２６０の繰り返し
を行う（ステップ２７０）。
を実施する方法を一般的に示す。始めに、少なくとも１
つのメモリ回路１００、２００、２０８を用意する（ス
テップ２１０）。ここで、各メモリ回路は、好ましくは
３個のアクセスポート（各ポートは、双方向スイッチを
有する）を有する少なくとも１個のスタティックメモリ
セルを含む。次に、（好ましくはネットリストの形の）
プロトタイプ回路定義を、論理部分とメモリ部分に分割
する（ステップ２２０）。本発明によれば、メモリ部分
すなわちメモリ定義を、用意されたメモリ回路の少なく
とも１つにおいて実行する（ステップ２３０）。ここ
で、そのような回路定義は、好ましくは、初めの構成値
を定義する。さらに、実行されるメモリ定義を有するメ
モリ回路の各アクセスポート２０６は、リードまたはラ
イトのために構成できる（ステップ２４０）。好ましく
は、あらかじめ決定されたタイムスロットの間に、構成
されるアクセスポートの少なくとも１個を、そのような
メモリ回路のリードまたはライトのためにアクセスする
（ステップ２５０）。以上の配置において、これによ
り、プロトタイプ回路エミュレーション２６０は、イネ
ーブルになり、回路設計者により決定されるように、プ
ロトタイプ回路定義のエミュレーションを実行し（ステ
ップ２６０）、続くステップ２３０〜２６０の繰り返し
を行う（ステップ２７０）。
【００４０】
【発明の効果】本発明に係るメモリ回路構成法および構
成装置は、プロトタイプ回路設計のエミュレーションに
おいてメモリ回路をさらに容易に構成可能である。
成装置は、プロトタイプ回路設計のエミュレーションに
おいてメモリ回路をさらに容易に構成可能である。
【図１】 電子設計自動（ＥＤＡ）システムのブロック
図であり、ユーザステーション１０、デバッグユニット
１２、相互結合モジュール２０とメモリモジュール１０
０に、またインターフェースポッド１６を介してターゲ
ットシステム１８に結合された論理モジュール１４を示
す。
図であり、ユーザステーション１０、デバッグユニット
１２、相互結合モジュール２０とメモリモジュール１０
０に、またインターフェースポッド１６を介してターゲ
ットシステム１８に結合された論理モジュール１４を示
す。
【図２】 メモリアレイ２００と関連する回路とを示す
メモリモジュール１００の回路図である。
メモリモジュール１００の回路図である。
【図３】 セル２０４とラッチ２０２を含むメモリ回路
２０８を示すメモリアレイ２００のブロック図である。
２０８を示すメモリアレイ２００のブロック図である。
【図４】 本発明を実施する方法を一般的に示すフロー
チャートである。
チャートである。
【符号の説明】 １０…ユーザステーション、 １２…デバッグユニット、 １６…インターフェースポッド、 １８…ターゲットシステム、 ２０…相互結合モジュール、 １００…メモリモジュール、 ２００…メモリアレイ、 ２０２…ラッチ、 ２０４…セル。
Claims (30)
- 【請求項１】 それぞれ複数のアクセスポートを有する
複数のメモリ回路を用意するステップと、 用意されたメモリ回路の中の少なくとも１つのメモリ回
路においてメモリ回路定義を実行するステップと、 実行されるメモリ回路定義を有する上記の用意されたメ
モリ回路の各々の上記のアクセスポートの各々を、上記
の用意されたメモリ回路へのリードとライトのために、
構成するステップとからなるメモリ回路構成法。 - 【請求項２】 請求項１に記載された方法において、 各メモリ回路が少なくとも１つのスタティックメモリセ
ルからなる方法。 - 【請求項３】 請求項１に記載された方法において、 各アクセスポートが、上記のメモリ回路定義に従って構
成される双方向スイッチからなることを特徴とする方
法。 - 【請求項４】 請求項１に記載された方法において、 ３個のみのアクセスポートが各メモリ回路に備えられる
ことを特徴とする方法。 - 【請求項５】 請求項１に記載された方法において、 上記のメモリ回路定義は、上記の用意されたメモリ回路
の少なくとも１つにおいて始めの記憶容量を定義するこ
とを特徴とする方法。 - 【請求項６】 請求項１に記載された方法において、 上記のメモリ回路定義は、上記の用意されたメモリ回路
の少なくとも１つにおいて記憶深さと記憶幅を定義する
ことを特徴とする方法。 - 【請求項７】 請求項１に記載された方法において、 上記のメモリ回路定義は、上記の用意されたメモリ回路
の少なくとも１つにおいて記憶バンク選択を定義するこ
とを特徴とする方法。 - 【請求項８】 請求項１に記載された方法において、 上記のメモリ回路定義は、あらかじめ決定された複数の
構成値に従って、上記の用意されたメモリ回路の少なく
とも１つにおいて記憶構成を定義することを特徴とする
方法。 - 【請求項９】 請求項１に記載された方法において、 上記のメモリ回路定義は、上記の実行されるメモリ回路
定義を有する上記の用意されたメモリ回路の各々の上記
のアクセスポートの各々に対し、上記の用意されたメモ
リ回路の各々にリードまたはライトのために上記の各ア
クセスポートが構成されるか否かを定義することを特徴
とする方法。 - 【請求項１０】 請求項１に記載された方法において、 同じメモリ回路定義が上記の用意されたメモリ回路の各
々において実行されることを特徴とする方法。 - 【請求項１１】 請求項１に記載された方法において、
さらに、 上記の用意されたメモリ回路の少なくとも１つにリード
またはライトするために、上記の構成されるアクセスポ
ートの少なくとも１つにおいて、あらかじめ定義された
タイムスロットの間にアクセスするステップを備えるこ
とを特徴とする方法。 - 【請求項１２】 請求項１１に記載された方法におい
て、 上記の用意されたメモリ回路へのリードとライトとのた
めに、別のタイムスロットがあらかじめ定義されること
を特徴とする方法。 - 【請求項１３】 請求項１１に記載された方法におい
て、 上記のタイムスロットが外部クロック信号の関数として
あらかじめ定義されることを特徴とする方法。 - 【請求項１４】 請求項１１に記載された方法におい
て、 上記のタイムスロットが上記の用意されたメモリ回路の
アクセス時間の関数としてあらかじめ定義されることを
特徴とする方法。 - 【請求項１５】 請求項１１に記載された方法におい
て、 複数の上記の用意されたメモリ回路と関連する複数の上
記の構成されたアクセスポートが共通のタイムスロット
の間に並行にアクセスされることを特徴とする方法。 - 【請求項１６】 請求項１１に記載された方法におい
て、 １つの用意されたメモリ回路が各々のあらかじめ定義さ
れたタイムスロットの間にアクセスされることを特徴と
する方法。 - 【請求項１７】 請求項１１に記載された方法におい
て、 上記のアクセスのステップが非同期のリードイベントに
より開始されることを特徴とする方法。 - 【請求項１８】 請求項１１に記載された方法におい
て、 あらかじめ定義された大きさのワードが、各々の構成さ
れたアクセスポートからアクセスされることを特徴とす
る方法。 - 【請求項１９】 請求項１８に記載された方法におい
て、 あらかじめ定義された大きさのアクセスされたワードの
各々が複数のワード部分に分割され、各々のワード部分
は、上記のあらかじめ定義された大きさより大きくな
く、各々のワード部分は、異なったタイムスロットの間
にアクセスされることを特徴とする方法。 - 【請求項２０】 請求項１に記載された方法において、
さらに、 プロトタイプ回路定義を、論理回路における実行のため
の論理回路定義、および、上記の用意されたメモリ回路
の少なくとも１つでの実行のためのメモリ回路定義に分
割するステップを備えることを特徴とする方法。 - 【請求項２１】 請求項２０に記載された方法におい
て、 上記の論理回路が、上記の用意されたメモリ回路の少な
くとも１つに相互に結合可能な再構成可能な論理モジュ
ールからなることを特徴とする方法。 - 【請求項２２】 請求項２１に記載された方法におい
て、 上記の再構成可能な論理モジュールが、上記の用意され
たメモリ回路の少なくとも１つに、プログラム可能な相
互結合モジュールを通して、相互に結合される方法。 - 【請求項２３】 請求項２０に記載された方法におい
て、 上記の論理回路と上記の用意されたメモリ回路の少なく
とも１つとをターゲットシステムに結合し、結合された
ターゲットシステムを作動することにより、上記の分割
されたプロトタイプ回路定義をエミュレートするステッ
プを備えることを特徴とする方法。 - 【請求項２４】 請求項２３に記載された方法におい
て、 上記の結合されたターゲットシステムが、上記の構成さ
れたアクセスポートの少なくとも１つにアクセスし、上
記の用意されたメモリ回路の少なくとも１つにリードま
たはライトすることを特徴とする方法。 - 【請求項２５】 請求項２３に記載された方法におい
て、 上記の結合されたターゲットシステムは、上記の用意さ
れたメモリ回路の少なくとも１つにおいて、異なったメ
モリ回路定義を実行させ、用意されたメモリ回路の各々
のアクセスポートの各々に、再構成されるべき異なった
メモリ定義を持たせることを特徴とする方法。 - 【請求項２６】 請求項１に記載された方法において、
さらに、 上記の用意されたメモリ回路の中の少なくとも１つのメ
モリ回路において異なったメモリ回路定義を実行するス
テップと、 上記の実行される異なったメモリ回路定義を有する上記
の用意されたメモリ回路の各々の上記のアクセスポート
の各々を、上記の用意されたメモリ回路へのリードとラ
イトのために、再構成するステップとを備えることを特
徴とする方法。 - 【請求項２７】 複数のメモリ回路定義（各メモリ回路
は、少なくとも１つのスタティックメモリセルからな
り、３個のアクセスポートを備え、各アクセスポートは
双方向スイッチからなる）を用意するステップと、 上記の用意されたメモリ回路の少なくとも１つにおいて
メモリ回路定義（このメモリ回路定義は、複数のあらか
じめ定義された構成値に従って始めの記憶容量、記憶深
さ、記憶幅およびバンク選択を定義する）を実行するス
テップと、 上記の実行されるメモリ回路定義を有する上記の用意さ
れたメモリ回路の各々の上記のアクセスポートの各々
を、上記の用意されたメモリ回路へのリードとライトの
ために、構成するステップと、 上記の用意されたメモリ回路の少なくとも１つにリード
またはライトするために、上記の構成されるアクセスポ
ートの少なくとも１つにおいて、あらかじめ定義された
タイムスロットの間にアクセスするステップとからな
り、 上記の用意されたメモリ回路のリードとライトのために
別のタイムスロットがあらかじめ定義され、このタイム
スロットは、上記の用意されたメモリ回路の外部クロッ
ク信号とアクセスタイムの関数としてあらかじめ定義さ
れることを特徴とする複数のメモリ回路の構成法。 - 【請求項２８】 それぞれ複数のアクセスポートを有す
る複数のメモリ回路を用意するステップと、 プロトタイプ回路定義を、論理回路における実行のため
の論理回路定義、および、上記の用意されたメモリ回路
の少なくとも１つにおける実行のためのメモリ回路定義
に分割するステップと、 用意されたメモリ回路の中の少なくとも１つのメモリ回
路においてメモリ回路定義を実行するステップと、 実行されるメモリ回路定義を有する上記の用意されたメ
モリ回路の各々の上記のアクセスポートの各々を、上記
の用意されたメモリ回路へのリードとライトのために、
構成するステップと、 上記の用意されたメモリ回路の少なくとも１つにリード
またはライトするために、上記の構成されたアクセスポ
ートの少なくとも１つに、あらかじめ定義されたタイム
スロットの間にアクセスするステップと、 上記の論理回路と上記の用意されたメモリ回路の少なく
とも１つとをターゲットシステムに結合し、結合された
ターゲットシステムを作動することにより、上記の分割
されたプロトタイプ回路定義をエミュレートするステッ
プとからなる複数のメモリ回路の構成法。 - 【請求項２９】 それぞれ複数のアクセスポートを有す
る複数のメモリ回路と、 論理回路における実行のための論理回路定義、および、
メモリ回路定義に分割可能なプロトタイプ回路定義とを
備え、 上記のメモリ回路定義は、上記のメモリ回路の少なくと
も１つにおいて実行可能であり、実行されるメモリ回路
定義を有する各メモリ回路の各アクセスポートは、各メ
モリ回路のリードまたはライトのために構成可能であ
り、構成されるアクセスポートは、あらかじめ定義され
るタイムスロットの間に少なくとも１つのメモリ回路を
リードまたはライトする、複数のメモリ回路の構成装
置。 - 【請求項３０】 それぞれ複数のアクセスポートを有す
る複数のメモリ回路と、 上記のメモリ回路の少なくとも１つにおいて実行される
メモリ回路定義とを備え、 上記のメモリ回路定義が実行されるメモリ回路の各々の
アクセスポートの各々は、各メモリ回路のリードまたは
ライトのために構成可能である、複数のメモリ回路の構
成装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US082051 | 1987-08-05 | ||
| US8205193A | 1993-06-24 | 1993-06-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773066A true JPH0773066A (ja) | 1995-03-17 |
Family
ID=22168735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6142973A Pending JPH0773066A (ja) | 1993-06-24 | 1994-06-24 | メモリ回路構成法および装置 |
Country Status (9)
| Country | Link |
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| US (1) | US5940603A (ja) |
| JP (1) | JPH0773066A (ja) |
| CA (1) | CA2126621A1 (ja) |
| DE (1) | DE4420610A1 (ja) |
| FR (1) | FR2709006A1 (ja) |
| GB (1) | GB2280524A (ja) |
| IL (1) | IL109921A (ja) |
| IT (1) | IT1273001B (ja) |
| SE (1) | SE9402213A0 (ja) |
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