JPH0773074A - タイマ回路 - Google Patents

Abstract

(57)【要約】 【目的】 単一のカウンタを用いつつ、複数の時間を計
測することが可能なタイマ回路を得る。 【構成】 差分レジスタ（０〜１５）と、対応する比較
レジスタ（０〜１５）とが通信制御装置２０に含まれ
る。ＣＰＵからの指示によりバス・コントローラ２１が
割込マスクレジスタ２７のマスクビットを解除し、その
ビットに対応する割込が許可状態になると、バス・コン
トローラ２１は対応する差分レジスタ（０〜１５）の値
と、カウンタ２４の出力値とを加算器２８で加算し、加
算値を対応する比較レジスタ（０〜１５）に格納する。
カウンタ２４がカウントアップし、比較レジスタ（０〜
１５）の値と一致すると、タイムアップ信号がＥＸ−Ｏ
Ｒゲート２９−０、…２９−１５から出力され、割込コ
ントローラ２２に供給される。割込コントローラ２２は
タイムアップ信号を受信し、外部に割込信号を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信制御装置に関す
る。特に、複数の制御機器が接続される通信インターフ
ェースに用いられる通信制御装置に関する。

【０００２】

【従来の技術】各種測定装置や、コンピュータなどを接
続するための通信規格として、ＧＰＩＢや、ＲＳ２３２
Ｃなどの通信規格が定められている。

【０００３】このうち、ＧＰＩＢ（Ｇｅｎｅｒａｌ Ｐ
ｕｒｐｏｓｅ ＩｎｔｅｒｆａｃｅＢｕｓ）は、米国電
気電子学会で１９７８年に規格として定められたディジ
タルインターフェースで、その規格名からＩＥＥＥ−４
８８とも呼ばれる。

【０００４】基本となる規格は、米国ヒューレットパッ
カード社（以下、ＨＰと呼ぶ）が、自社の計測器とパー
ソナルコンピュータとのデータの通信を行うために考え
出したパラレルインターフェースである。なお、ＨＰで
は、この規格をＨＰ−ＩＢと呼んでいる。

【０００５】図４に、ＧＰＩＢの接続構成図が示されて
いる。図４に示されているＧＰＩＢの接続例において
は、１個の計測・制御装置１０に３個の計測機器１２−
１、１２−２、１２−３がＧＰＩＢバス１４を介して接
続されている。図４において、計測・制御装置１０は、
他の計測機器１２−１，１２−２，１２−３に測定の指
示を出したり、測定値を受け取って保存したりする役割
を担っている。図４には、合計４個の装置しか示されて
はいないが、ＧＰＩＢの規格では最大１５台まで装置を
接続することができる。そのため、小・中規模の用途に
おいては、一回線のバスで容易に計測システムを構築可
能である。

【０００６】

【発明が解決しようとする課題】従来、ＧＰＩＢは、接
続機器が少なく、小・中規模の計測システムを構築する
目的で使用され、複数の計測機器を同時に制御するよう
な高機能・高速性を要求される用途には使用されなかっ
た。これは、上述したように、ＧＰＩＢは、比較的小規
模の計測システムを構築する目的で規定されたものだか
らである。このため、特殊な用途において必要がある場
合には、専用の計測システムが制作されていた。

【０００７】しかし、近年、接続できる機器が豊富で、
安価な装置が多く市場に流布しているＧＰＩＢで高機能
・高速化の要求に応えられるシステムの構築が望まれる
ようになった。

【０００８】ところが、ＧＰＩＢは、複数の機器を一本
のケーブルで接続するため、トーカ（発信者）は、一度
に一個の機器しかなることはできない。そのため、複数
の計測機器を同時に制御する場合（同時にデータを読み
出しを行う場合等）には、計測・制御装置が、ポーリン
グによって各計測機器のデータ出力のタイミングを常に
監視していなければならない。この結果、ソフトウェア
が複雑となり、処理時間も増大してしまう。

【０００９】一方、各計測機器のデータ処理時間（計測
する旨のコマンドが出されてから、実際にデータを出力
できるようになるまで等の処理時間）は、多くの場合、
ほぼ一定である。すなわち、図４における温度計（１２
−１）や、圧力計（１２−２）などは、単一の物理量を
測定する単一の動作しか行わないため、一般に同一の処
理時間となるのである。

【００１０】従って、上述したポーリングによらなくて
も、タイマによる割り込みを使って複数の機器を制御す
る事が可能である。この場合、タイマ割り込みに対する
処理ルーチンを作成するだけでよいので、ソフトウェア
はそれほど複雑にはならない。 このような考えの下、
タイマ１４を組み込んだ計測・制御装置１０ａが、図５
に示されている。図５に示されているように、このタイ
マ１４−１，１４−２，…１４−１５の個数は、制御す
るべき計測機器の個数だけ必要になるので、ＧＰＩＢの
場合には最大１５個のタイマが必要となり、ハードウェ
ア量が膨大なものとなってしまった。

【００１１】本発明は上記課題に対してなされたもので
あり、その目的は、一個のカウンタのみを用いて、複数
個のタイマ回路と同等の働きをするタイマ回路を得るこ
とである。

【００１２】

【課題を解決するための手段】第一の本発明は上記課題
を解決するために、所定のクロック信号をカウントする
カウント手段と、複数個の差分レジスタと、前記差分レ
ジスタごとに設けられた比較レジスタと、前記カウント
手段のカウンタ出力値と、いずれか一個の前記差分レジ
スタの出力値とを加算し、前記対応する比較レジスタに
格納する加算手段と、前記カウント手段の出力値と、前
記比較レジスタの出力値とを比較し、一致している場合
に、前記比較レジスタごとにタイムアップ信号を出力す
るタイムアップ検出手段と、を含むことを特徴とするタ
イマ回路である。

【００１３】第二の本発明は上記課題を解決するため
に、第一の本発明のタイマ回路において、割り込み信号
を、前記タイムアップ信号が出力された前記比較レジス
タごとに出力する割り込み信号発生手段を含むことを特
徴とするタイマ回路である。

【００１４】第三の本発明は上記課題を解決するため
に、第二の本発明のタイマ回路において、前記比較レジ
スタごとの割り込み信号のマスクを行う割り込みマスク
レジスタを含み、前記割り込み信号ごとに有効／無効を
設定することを特徴とするタイマ回路である。

【００１５】第四の本発明は上記課題を解決するため
に、第二または第三の本発明のタイマ回路において、い
ずれかの前記割り込み信号が出力された場合に、前記各
割り込み信号をラッチする割り込みレジスタを含み、前
記ラッチした内容を外部に報知することを特徴とするタ
イマ回路である。

【００１６】第五の本発明は上記課題を解決するため
に、複数の被制御装置と、通信回線を介して接続される
通信制御装置であって、前記各被制御装置ごとに処理待
ち時間を設定し、前記各被制御装置ごとの処理待ち時間
が経過した場合に割り込み信号を出力するタイマ割り込
み手段を含む通信制御装置において、前記タイマ割り込
み手段は、前記第二または第三または第四の本発明のタ
イマ回路であり、前記各被制御装置ごとの処理待ち時間
が前記差分レジスタに設定されることを特徴とする通信
制御装置である。

【００１７】

【作用】第１の本発明における加算手段は、カウント手
段のカウンタ出力値と、差分レジスタの出力値とを加算
する。そして、その差分レジスタに対応する比較レジス
タに格納する。従って、比較レジスタに格納されている
値は、カウンタ出力値より、差分レジスタの出力値分だ
け大きくなる。

【００１８】第２の本発明における割込信号発生手段
は、各比較レジスタ毎に、そのタイムアップ信号が出力
されたならば、すぐに対応して割込信号を出力する。従
って、複数個の比較レジスタ毎に、異なるタイムアップ
時間をもって割込信号を出力することができる。

【００１９】第３の本発明におけるマスクレジスタは、
複数の割込信号毎に、その有効／無効を設定する。従っ
て、複数個の比較レジスタのうち、必要な個数の割込信
号のみを有効にすることが可能である。

【００２０】第４の本発明における割込レジスタは、複
数個の割込信号をラッチする。従って、外部からこのラ
ッチされた内容を読み出すことにより、どの割込信号が
発生したのかを知ることが可能である。

【００２１】第５の本発明におけるタイマ割込手段は、
上記第２または第３または第４の本発明のタイマ回路で
あって、その複数個の差分レジスタに、処理すべき各被
制御装置毎の処理待ち時間が設定されているので、それ
ぞれの差分レジスタに設定されている時間の経過後にそ
れぞれ割込信号を発生する。

【００２２】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２３】図２には、本発明の好適な実施例である通
信制御装置のブロック構成図が示されている。本実施例
においては、従来の計測・制御装置１０ａ（図５参照）
と異なり、単一のＧＰＩＢ割込タイマのみで複数個の計
測機器に対応した複数個の期間の経過後に割込信号を出
力する。すなわち、本実施例におけるＧＰＩＢ割込タイ
マ２０は、図５におけるタイマ１４−１、１４−２、…
１４−１５、及び割込コントローラと同等の働きを有す
る。

【００２４】本実施例において特徴的なことは、このＧ
ＰＩＢ割込タイマ２０が、単一のカウンタのみを有して
いる点である。これによって、ハードウェアが増大する
のを防止し、小型の通信制御装置を得ることが可能とな
る。

【００２５】本実施例におけるＧＰＩＢ割込タイマ２０
の詳細な構成ブロック図が図２に示されている。図１に
示されているように、ＧＰＩＢ割込タイマ２０は、バス
・コントローラ２１を介してＣＰＵバスに接続されてい
る。すなわち、本実施例においてはＧＰＩＢ割込タイマ
２０は、ＣＰＵから見て、メモリまたはＩ／Ｏ回路の一
部として存在している。このバス・コントローラ２１
は、ＣＰＵからの指令によって、内部レジスタ（差分レ
ジスタ０〜１５、割込レジスタ、割込マスクレジスタ）
に保持されている値をＣＰＵへ送出したり、あるいは所
定の値を内部レジスタに設定したりする。また、このバ
ス・コントローラ２１はカウンタ２４と、いずれか１個
の差分レジスタ（０〜１５）との値を加算器２８におい
て加算させ、その加算結果を各差分レジスタ（０〜１
５）に対応して設けられている比較レジスタ（０−１
５）のうち対応する比較レジスタに格納する。

【００２６】カウンタ２４は、外部からのクロック信号
φをカウントするカウンタである。このクロック信号φ
としては、ＣＰＵのクロック信号や、ＧＰＩＢのクロッ
ク信号が供給される。本実施例においてはこのカウンタ
２４はアップカウンタであり、カウンタ２４の保持する
値はクロック信号φに同期してインクリメントされる。

【００２７】差分レジスタ（０〜１５）は、上述したよ
うにバス・コントローラ２１を介して、ＣＰＵから所定
の値が格納される。後述するように、この差分レジスタ
（０〜１５）に保持されている値は加算器２８において
カウンタ２４の出力値と加算され、それぞれ対応する比
較レジスタ（０〜１５）に格納される。この比較レジス
タ（０〜１５）に保持されている値は、後述するように
カウンタ２４の出力値と比較され、一致していた場合に
は割込信号が出力される。この点が、本実施例において
特徴的な構成であり、種々の作用効果を奏する点であ
る。すなわち、カウンタ２４の出力値と比較される値
を、複数の比較レジスタ（０〜１５）に保持させたの
で、複数のインターバルを有する割込タイマを実現する
ことが可能となったのである。これによって、従来複数
のタイマ割込を実現するのにあたって複数個のカウンタ
２４が必要であったのが、僅か１個のカウンタ２４で実
現されている。

【００２８】すなわち、この差分レジスタ（０〜１５）
に格納される値は、割込信号が出力されるまでの時間が
設定されるのである。そして、それぞれ対応する比較レ
ジスタ（０〜１５）には、この差分レジスタ（０〜１
５）に設定された時間をカウンタ２４の現在の出力値に
加算した値が設定される。従って、比較レジスタ（０〜
１５）には、現在のカウンタ２４の値にかかわらず、常
にそのカウンタ２４の出力値に差分レジスタ（０〜１
５）に保持されている時間を加算した値が設定される。

【００２９】なお、この差分レジスタ（０〜１５）に格
納する時間を表す値は、ＧＰＩＢの計測システムが完成
した時に実測によって求めるのが好適である。または、
この計測システムの電源投入時に、全ての計測機器の処
理時間をソフトウェアによって求めても好適である。

【００３０】比較レジスタ（０〜１５）には、上述した
ようにそれぞれ対応する差分レジスタ（０〜１５）とカ
ウンタ２４の出力値とが加算された値が設定される。従
って、この設定された時点において比較レジスタ（０〜
１５）に保持されている値はカウンタ２４の出力値より
常に差分レジスタ（０〜１５）に保持されている値だけ
大きくなる。その結果、比較レジスタ（０〜１５）に値
が設定された時点から、差分レジスタ（０〜１５）に保
持されている値（時間）だけ時間が経過した後、比較レ
ジスタ（０〜１５）とカウンタ２４の出力値とは等しく
なる。各比較レジスタ（０〜１５）には、それぞれＥＸ
−ＯＲゲート２９−０、…２９−１５が接続されてい
る。図１においては省略して１本の線で描かれている
が、それぞれのＥＸ−ＯＲゲート２９−０、…２９−１
５は比較レジスタ（０〜１５）及びカウンタ２４と同数
のビットを有しており、対応する比較レジスタ（０〜１
５）と、カウンタ２４の出力値とを常に比較している。
そして、両者が同一の値である場合にはタイムアップ信
号を割込コントローラ２２に供給する。

【００３１】加算器２８は、前記バス・コントーラ２１
の指示によって、差分レジスタ（０−１５）とカウンタ
２４の出力値とを加算して、その加算結果を対応する比
較レジスタ（０〜１５）に格納する。このように、加算
はバス・コントローラ２１の指示によって行われるが、
同時にどの差分レジスタ（０〜１５）の値がカウンタ２
４の出力値と加算されて、対応する比較レジスタ（０〜
１５）に格納するかもバス・コントローラ２１によって
指定される。すなわち、バス・コントローラ２１は加算
器２８に加算させる際、加算器２８の入力に設けられて
いるセレクタ２８ａと、加算器２８の出力に設けられて
いるセレクタ２８ｂとを適宜切り換える。

【００３２】割込コントローラ２２は、ＥＸ−ＯＲゲー
ト２９−０、…２９−１５からのタイムアップ信号を受
信し、割込信号を外部のＣＰＵへ送出する。割込コント
ローラ２２は、いずれかのＥＸ−ＯＲゲート２９−０、
…２９−１５からのタイムアップ信号を受信すると、ま
ず割込マスクレジスタ２７を読み出す。そしてこの割込
マスクレジスタ２７から読み出した値に基づいてどのタ
イムアップ信号がマスクされているかを知るのである。
この割込マスクレジスタ２７は１６ビットのレジスタで
あって、各１ビットがそれぞれ対応する比較レジスタ
（０〜１５）からＥＸ−ＯＲゲート２９−０、…２９−
１５を介して出力されるタイムアップ信号をマスクする
か否かを表す。例えば、割込マスクレジスタ２７の所定
の１ビットが「０」であれば対応するタイムアップ信号
はマスクされずに有効である。しかし、所定のビットが
「１」であれば、対応するタイムアップ信号はいわゆる
マスクされた状態であり、このタイムアップ信号が出力
されても、割込コントローラ２２は外部に割込信号を送
出することはない。このようにして、割込コントローラ
２２は、割込マスクレジスタ２７によってマスクされて
いないタイムアップ信号が出力された場合に外部に割込
信号を出力する。信号を出力するのと同時に、割込コン
トローラ２２は割込信号の要因となったタイムアップ信
号に対応する割込レジスタ２６の中の所定の位置のビッ
トを「１」にセットする。この割込レジスタ２６も、比
較レジスタ（０〜１５）と同数個のビットを有してお
り、割込コントローラ２２は、外部に割込信号を出力す
ると同時に出力されたタイムアップ信号に対応する位置
のビットを「１」にした値を割込レジスタ２６に格納す
る。割込レジスタ２６は、このように割込の原因となっ
たタイムアップ信号を保持しているため、ＣＰＵがバス
・コントローラ２１を通じて割込レジスタ２６の値を読
むことによりどの種類の割込が生じたかを知ることが可
能である。

【００３３】割込レジスタ２６で「１」にセットされた
位置に対応した割込マスクレジスタ２７のビットは
「１」となり、次の割り込みを禁止する。

【００３４】また、ＣＰＵは、バス・コントローラ２１
を通じて割込マスクレジスタ２７に所定の値を書き込む
ことができる。ここに書き込む値の所定のビットを
「１」にすることにより、そこに対応する比較レジスタ
（０〜１５）に格納されている値がカウンタ２４の出力
値と一致したことを要因とする割込をマスクすることが
可能である。なお、本実施例におけるバス・コントロー
ラ２１は、割込レジスタ２７に書込みがあるか否かを常
に監視しており、書込みがあった場合には書き込まれる
前の値と、新たに書き込まれた値とを比較しマスクが解
除された比較レジスタ（０〜１５）があるか否かについ
て判断をする。

【００３５】そして、マスクが解除された比較レジスタ
（０〜１５）があった場合には、それに対応する差分レ
ジスタ（０〜１５）とカウンタ２４の出力値とを加算器
２８において加算させ、その値を対応する（すなわち、
マスク解除された）比較レジスタ（０〜１５）に格納す
る。勿論、マスク解除された比較レジスタ（０〜１５）
が複数個あった場合には、係る加算は複数回行われる。
すなわち、スタートが指示された（マスク解除された）
比較レジスタ（０〜１５）には、新たに比較値が格納さ
れるのである。

【００３６】そして、この場合の加算器２８の入力と出
力の切替は、加算器２８の入力及び出力に備えられてい
るセレクタ２８ａ，２８ｂをバス・コントローラ２１が
制御することにより自動的に行われる。つまり、ＣＰＵ
は、各差分レジスタ（０〜１５）に所定の値を書き込ん
だ後、利用したいタイマに対応したビット以外のビット
を全て「１」にした値を割込レジスタ２７に格納するだ
けで、自動的に比較レジスタ（０〜１５）に所定の値が
設定されるのである。

【００３７】本実施例における通信制御装置２０内部の
ＣＰＵが実行すべきプログラムの例が図３のフローチャ
ートに示されている。図３に示されているように、電源
投入後の初期設定においてはステップＳ３−１に示され
ているように差分レジスタ（０〜１５）に所定のカウン
ト値を設定する。このカウント値は、上述したようにタ
イマ割込の際のインターバルの時間を表す。

【００３８】そして、ＧＰＩＢ処理においては、ステッ
プＳ３−２に示されているようにまず計測機１にデータ
読出しを指示する。ここで、例えば計測機１は図４に示
されているように温度計などの測定機器である。

【００３９】次に、ステップＳ３−３において、割込マ
スクレジスタ２７のビット０がクリア「０」に設定され
る。なお、割込マスクレジスタ２７は、電源投入時のパ
ワーオンリセットによって全てビットが「１」に設定さ
れている。すなわち、このステップＳ３−３において割
込マスクレジスタ２７の値はビット０のみが「０」とな
り、その他のビットは全て「１」のままである。

【００４０】なお、上述したように、本実施例における
バス・コントローラ２１は割込マスクレジスタ２７のい
ずれかのビットがマスク解除される（すなわち、ビット
が「１」から「０」となる）のを監視しており、マスク
が解除されたと判断したならば、対応する差分レジスタ
０の値とカウンタ２４の出力値とを加算器２８において
加算する。この際加算器２８の入力側のセレクタ２８ａ
が差分レジスタ０に切り替えられていることは上述した
通りである。さらに、加算器２８の出力側に設けられて
いるセレクタ２８ｂも比較レジスタ０に切り替えられて
おり、加算器２８の加算出力値が比較レジスタ０に格納
される。これらの、一連の加算・格納はバス・コントロ
ーラ２１によって自動的に行われ、ＣＰＵのプログラム
としては現れてはこない。すなわちＣＰＵからはステッ
プＳ３−３において行われるように割込マスクレジスタ
２７のビット０がクリアされるだけである。

【００４１】所定の時間が経過して、割込レジスタ０に
保持されている値と、カウンタ２４の出力値とが一致し
たならばＥＸ−ＯＲゲート２９−０がタイムカップ信号
を出力し、その結果割込コントローラ２２が割込信号を
ＣＰＵに対して出力する。そして、このタイマ割込の処
理ルーチンにおいてはステップＳ３−４において割込レ
ジスタ２６がまず読み出される。この割込レジスタ２６
を読み出すことにより、割込の要因となった比較レジス
タ（０〜１５）が特定される。

【００４２】ステップＳ３−５において、特定したもの
がタイマ０か否かが判断される。

【００４３】上記ステップＳ３−５においてタイマ０で
あると判断された場合には、ステップＳ３−６において
計測器１からデータ読出しが可能か否かが検査される。
その結果、計測器１からデータが読み出せた場合には、
ステップＳ３−７に移行し、実際にデータが読み出さ
れ、割込処理が終了する。

【００４４】上記ステップＳ３−６において計測器１か
らデータが読み出せない場合には、初期設定において差
分レジスタ（０〜１５）に格納したカウント値が小さ過
ぎたものと判断し、ステップＳ３−８において差分レジ
スタ０の値が補正される。このステップＳ３−８の処理
の後、再びステップＳ３−６において計測器１からデー
タが読み出せるか否かについて検査が行われる。そし
て、計測器１からデータが読み出せるようになるまで差
分レジスタ０の値を補正する処理が繰り返される。この
ようにして、差分レジスタの値は、実際の処理の最中に
適宜補正され、もっとも適当な値が設定される。

【００４５】なお、上記ステップＳ３−５においてタイ
マ０ではなかった場合には他のタイマからの割込である
と判断し他のタイマであるか否かについての検査が行わ
れる。この検査は図３に示されているステップＳ３−５
からステップＳ３−８までの処理と基本的に同一である
ので、図３には省略して示さない。

【００４６】以上述べたように、本実施例によれば１つ
のカウンタのみを用いて複数の種類のタイマ割込を生じ
させることができる。そのため、本実施例に係る通信制
御装置が同時に複数個の測定機器を制御する場合におい
ても、ハードウェアの量を増加させることなく、かつ、
プログラムが複雑なものとなってしまうのを防止するこ
とが可能である。従って、安価で小型の通信制御装置が
得られ、性能の良い計測システムが構築可能である。

【００４７】

【発明の効果】以上述べたように、第１の本発明によれ
ば、単一のカウント手段のみを用いつつ、複数の時間経
過後にタイマアップ信号をそれぞれ出力することが可能
なタイマ回路が得られる。

【００４８】また、第２の本発明によれば第１の本発明
のタイマ回路に割込信号発生手段を適用したので、単一
のカウント手段を用いつつ、複数の時間経過後にタイマ
割込を起すことが可能なタイマ回路が得られる。

【００４９】第３の本発明によれば、上記第３の本発明
におけるタイマ回路に、複数の割込信号のそれぞれに対
してその有効／無効を設定することができるマスクレジ
スタをさらに備え付けたので、割込信号を出力させるタ
イマの種類を任意の個数に設定することが可能である。

【００５０】第４の本発明によれば、上記第２または第
３の本発明のタイマ回路に割込信号をラッチする割込レ
ジスタをさらに備え付けたので、外部の上位制御装置は
このラッチした内容を読み出すことにより、複数個のタ
イマのうちどのタイマから割込信号が生じたのかを知る
ことが可能である。

【００５１】第５の本発明によれば、上記第２または第
３または第４の本発明のタイマ回路をタイマ割込手段と
して用いた通信制御装置において、そのタイマ回路に、
各被制御装置毎の処理待ち時間を設定した。そのため、
各被制御装置が処理が完了した時点を検知するため、常
にポーリング等によって通信回線を常に監視する必要が
ない。

【図面の簡単な説明】

【図１】図２に示されているＧＰＩＢ割込タイマ２０の
詳細な構成を示す構成ブロック図である。

【図２】本発明の好適な実施例に係る通信制御装置の構
成ブロック図である。

【図３】本実施例において、ＣＰＵが実行すべきソフト
ウェアの動作を表すフローチャートである。

【図４】従来のＧＰＩＢの接続を表す構成図である。

【図５】図４における計測・制御装置１０が複数のタイ
マ割込を発生する場合の構成図である。

【符号の説明】

２１ バス・コントローラ ２２ 割込コントローラ ２４ カウンタ ２６ 割込レジスタ ２７ 割込マスクレジスタ ２８ 加算器 ２８ａ，２８ｂ セレクタ ２９−０、…２９−１５ ＥＸ−ＯＲゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定のクロック信号をカウントするカウ
   ント手段と、 複数個の差分レジスタと、 前記差分レジスタごとに設けられた比較レジスタと、 前記カウント手段のカウンタ出力値と、いずれか一個の
   前記差分レジスタの出力値とを加算し、前記対応する比
   較レジスタに格納する加算手段と、 前記カウント手段の出力値と、前記比較レジスタの出力
   値とを比較し、一致している場合に、前記比較レジスタ
   ごとにタイムアップ信号を出力するタイムアップ検出手
   段と、 を含むことを特徴とするタイマ回路。
2. 【請求項２】 請求項１記載のタイマ回路において、 割り込み信号を、前記タイムアップ信号が出力された前
   記比較レジスタごとに出力する割り込み信号発生手段を
   含むことを特徴とするタイマ回路。
3. 【請求項３】 請求項２記載のタイマ回路において、 前記比較レジスタごとの割り込み信号のマスクを行う割
   り込みマスクレジスタを含み、前記割り込み信号ごとに
   有効／無効を設定することを特徴とするタイマ回路。
4. 【請求項４】 請求項２または３記載のタイマ回路にお
   いて、 いずれかの前記割り込み信号が出力された場合に、前記
   各割り込み信号をラッチする割り込みレジスタを含み、
   前記ラッチした内容を外部に報知することを特徴とする
   タイマ回路。
5. 【請求項５】 複数の被制御装置と、通信回線を介して
   接続される通信制御装置であって、 前記各被制御装置ごとに処理待ち時間を設定し、前記各
   被制御装置ごとの処理待ち時間が経過した場合に割り込
   み信号を出力するタイマ割り込み手段を含む通信制御装
   置において、 前記タイマ割り込み手段は、前記請求項２または３また
   は４記載のタイマ回路であり、前記各被制御装置ごとの
   処理待ち時間が前記差分レジスタに設定されることを特
   徴とする通信制御装置。