JPH0773128B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0773128B2 JPH0773128B2 JP31054192A JP31054192A JPH0773128B2 JP H0773128 B2 JPH0773128 B2 JP H0773128B2 JP 31054192 A JP31054192 A JP 31054192A JP 31054192 A JP31054192 A JP 31054192A JP H0773128 B2 JPH0773128 B2 JP H0773128B2
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体素子間の分離耐圧を十分確保し、且
つリーク電流を抑制できる、微細化に適したＭＯＳ型半
導体装置の製造方法に関する。
に関し、特に半導体素子間の分離耐圧を十分確保し、且
つリーク電流を抑制できる、微細化に適したＭＯＳ型半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置の素子間分離
耐圧を向上させ、かつリーク電流を抑制するためには、
図５に示すように、シリコン半導体基板１０上の素子分
離領域１４までチャネルストッパー領域２６を形成し、
ゲート酸化膜１５上のゲート電極１６の幅方向の両端ま
でチャネルコントロールの不純物導入を行ってゲート端
部における弱反転領域をなくし、Ｎチャネルトランジス
ター領域１８のＮ+ ソース・ドレイン領域２１を素子分
離領域１４の端部から離した構造とするもの（例えば、
特開昭６４−８９３６７号公報）あるいは、図６に示す
ようにチャネルコントロールの不純物導入時に素子分離
領域１４の端部に不純物導入を行い、素子分離領域１４
端部での不純物濃度の均一化したもの（例えば、特開昭
６２−１８８２７３号公報）等がある。
耐圧を向上させ、かつリーク電流を抑制するためには、
図５に示すように、シリコン半導体基板１０上の素子分
離領域１４までチャネルストッパー領域２６を形成し、
ゲート酸化膜１５上のゲート電極１６の幅方向の両端ま
でチャネルコントロールの不純物導入を行ってゲート端
部における弱反転領域をなくし、Ｎチャネルトランジス
ター領域１８のＮ+ ソース・ドレイン領域２１を素子分
離領域１４の端部から離した構造とするもの（例えば、
特開昭６４−８９３６７号公報）あるいは、図６に示す
ようにチャネルコントロールの不純物導入時に素子分離
領域１４の端部に不純物導入を行い、素子分離領域１４
端部での不純物濃度の均一化したもの（例えば、特開昭
６２−１８８２７３号公報）等がある。
【０００３】
【発明が解決しようとする課題】しかしながら、この種
の半導体装置は、ソース・ドレインの不純物導入がセル
フアラインで行われないため、接合耐圧が安定しなかっ
たり、ソース・ドレインの不純物導入時に、ゲート端部
以外の不純物濃度が変化してしまい、結局、素子間の分
離耐圧の安定化が図れないような欠点があった。
の半導体装置は、ソース・ドレインの不純物導入がセル
フアラインで行われないため、接合耐圧が安定しなかっ
たり、ソース・ドレインの不純物導入時に、ゲート端部
以外の不純物濃度が変化してしまい、結局、素子間の分
離耐圧の安定化が図れないような欠点があった。
【０００４】特に、今後予想される微細化に関しては、
チャネルストッパーとして導入された不純物が後の熱処
理で、トランジスター側へ漏れ出してくるため、高濃度
のイオン打ち込みを行うことができなくなり、素子間分
離耐圧を確保することが困難となりつつあった。
チャネルストッパーとして導入された不純物が後の熱処
理で、トランジスター側へ漏れ出してくるため、高濃度
のイオン打ち込みを行うことができなくなり、素子間分
離耐圧を確保することが困難となりつつあった。
【０００５】本発明の目的は、半導体素子間の分離耐圧
を十分確保するとともに、素子分離領域端部でのリーク
電流を抑制する半導体装置の製造方法を提供することに
ある。
を十分確保するとともに、素子分離領域端部でのリーク
電流を抑制する半導体装置の製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、エッチバッ
ク工程と、ドープ工程と、熱処理工程とを有し、一導電
型の半導体基板に設けられた素子領域と、該素子領域の
各々を分離する素子分離領域と、該素子分離領域をソー
ス及びドレイン領域に分割するゲート領域と、該ドレイ
ン領域の電界を緩和する目的で設けられたＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域と、該ＬＤ
Ｄ構造を形成するためのサイドウォールとを有するＭＯ
Ｓ型半導体装置の製造方法であって、エッチバック工程
は、サイドウォールを形成し、ソース・ドレイン領域を
形成した後、半導体基板の一主面全体をエッチバックし
てフィールド絶縁膜の縁端部を後退させるものであり、
ドープ工程は、ソース・ドレイン領域を形成する不純物
とは逆導電型の不純物をドープするものであり、熱処理
工程は、半導体基板を熱処理して素子領域の不純物を活
性化するものである。
め、本発明に係る半導体装置の製造方法は、エッチバッ
ク工程と、ドープ工程と、熱処理工程とを有し、一導電
型の半導体基板に設けられた素子領域と、該素子領域の
各々を分離する素子分離領域と、該素子分離領域をソー
ス及びドレイン領域に分割するゲート領域と、該ドレイ
ン領域の電界を緩和する目的で設けられたＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域と、該ＬＤ
Ｄ構造を形成するためのサイドウォールとを有するＭＯ
Ｓ型半導体装置の製造方法であって、エッチバック工程
は、サイドウォールを形成し、ソース・ドレイン領域を
形成した後、半導体基板の一主面全体をエッチバックし
てフィールド絶縁膜の縁端部を後退させるものであり、
ドープ工程は、ソース・ドレイン領域を形成する不純物
とは逆導電型の不純物をドープするものであり、熱処理
工程は、半導体基板を熱処理して素子領域の不純物を活
性化するものである。
【０００７】
【作用】ＬＤＤ構造を形成するためのサイドウォールを
形成し、ソース・ドレイン領域を形成した後、半導体基
板の一主面全体をエッチバックし、ソース・ドレイン領
域を形成する不純物とは逆導電型の不純物をドープし、
半導体基板を熱処理して素子領域の不純物を活性化させ
ることにより、自己整合的にチャネルストッパー領域を
形成して安定した素子間分離耐圧を確保する。
形成し、ソース・ドレイン領域を形成した後、半導体基
板の一主面全体をエッチバックし、ソース・ドレイン領
域を形成する不純物とは逆導電型の不純物をドープし、
半導体基板を熱処理して素子領域の不純物を活性化させ
ることにより、自己整合的にチャネルストッパー領域を
形成して安定した素子間分離耐圧を確保する。
【０００８】
【実施例】次に本発明の実施例につき、図面を参照して
説明する。
説明する。
【０００９】（実施例１）図１は、本発明の実施例１に
係る半導体装置を示す断面図、図２，図３は、本発明の
実施例１に係る製造方法を工程順に示す工程断面図であ
る。
係る半導体装置を示す断面図、図２，図３は、本発明の
実施例１に係る製造方法を工程順に示す工程断面図であ
る。
【００１０】（１）図２（ａ）に示すように、熱酸化法
を用いて、Ｐ- シリコン基板１０の全面を５０００オン
グストローム程度酸化し、通常のフォトリソグラフィ技
術を用いて熱酸化膜１１をパターニングし、イオン打ち
込み技術を用いてＮウェル１２を形成する。
を用いて、Ｐ- シリコン基板１０の全面を５０００オン
グストローム程度酸化し、通常のフォトリソグラフィ技
術を用いて熱酸化膜１１をパターニングし、イオン打ち
込み技術を用いてＮウェル１２を形成する。
【００１１】（２）次に図２（ｂ）に示すように、シリ
コン基板１０の表面の熱酸化膜１１を除去した後、さら
に熱酸化法を用いて、Ｐ- シリコン基板１０の全面を５
００オングストローム程度酸化し、さらに化学気相成長
法を用いて、耐酸化性を有するシリコン窒化膜１３を１
５００オングストローム堆積する。
コン基板１０の表面の熱酸化膜１１を除去した後、さら
に熱酸化法を用いて、Ｐ- シリコン基板１０の全面を５
００オングストローム程度酸化し、さらに化学気相成長
法を用いて、耐酸化性を有するシリコン窒化膜１３を１
５００オングストローム堆積する。
【００１２】（３）引き続いて図２（ｂ）に示すよう
に、フォトリソグラフィ技術を用いてシリコン窒化膜１
３をパターニングし、フィールド絶縁領域となる部分を
開孔し、チャネルストッパー用のイオン打ち込みを行っ
たのち、シリコン基板１０の全面をＨ2 −Ｏ2 雰囲気で
選択酸化し、素子分離領域１４を形成する。
に、フォトリソグラフィ技術を用いてシリコン窒化膜１
３をパターニングし、フィールド絶縁領域となる部分を
開孔し、チャネルストッパー用のイオン打ち込みを行っ
たのち、シリコン基板１０の全面をＨ2 −Ｏ2 雰囲気で
選択酸化し、素子分離領域１４を形成する。
【００１３】（４）次に図２（ｃ）に示すように、耐酸
化マスクとして使用したシリコン窒化膜１３及び熱酸化
膜１１を除去し、ゲート酸化膜１５を形成した後、チャ
ネルコントロール用のイオン打ち込みを行い、ゲート電
極１６を形成する。
化マスクとして使用したシリコン窒化膜１３及び熱酸化
膜１１を除去し、ゲート酸化膜１５を形成した後、チャ
ネルコントロール用のイオン打ち込みを行い、ゲート電
極１６を形成する。
【００１４】（５）以上の工程により図２（ｃ）に示す
ように、Ｐチャネル及びＮチャネルのＭＯＳトランジス
ター領域１７，１８を形成し、さらに、Ｐチャネル側は
Ｂ（ポロン）、Ｎチャネル側はＰ（リン）の不純物導入
をイオン打ち込みし、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）領域２４・２５を形成する。
ように、Ｐチャネル及びＮチャネルのＭＯＳトランジス
ター領域１７，１８を形成し、さらに、Ｐチャネル側は
Ｂ（ポロン）、Ｎチャネル側はＰ（リン）の不純物導入
をイオン打ち込みし、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）領域２４・２５を形成する。
【００１５】（６）次に図３（ｄ）に示すように、シリ
コン基板１０の全面に、化学気相成長法を用いて酸化膜
を２０００オングストローム形成した後、主面全体をエ
ッチバックしてサイドウォール１９を形成し、Ｐチャネ
ル側はＢＦ2 （沸化ボロン）、Ｎチャネル側はＡｓ（ヒ
素）の不純物導入をＬＤＤ領域と同様にイオン打ち込み
し、ソース・ドレイン領域２０・２１を形成する。
コン基板１０の全面に、化学気相成長法を用いて酸化膜
を２０００オングストローム形成した後、主面全体をエ
ッチバックしてサイドウォール１９を形成し、Ｐチャネ
ル側はＢＦ2 （沸化ボロン）、Ｎチャネル側はＡｓ（ヒ
素）の不純物導入をＬＤＤ領域と同様にイオン打ち込み
し、ソース・ドレイン領域２０・２１を形成する。
【００１６】（７）しかる後、図３（ｄ）に示すよう
に、更にシリコン基板１０の主面全体をエッチバック
し、素子分離領域１４の縁端部を後退させる。後退量
は、エッチバックする時間や条件で異なるが、概ね０．
３μｍ程度が好ましい。
に、更にシリコン基板１０の主面全体をエッチバック
し、素子分離領域１４の縁端部を後退させる。後退量
は、エッチバックする時間や条件で異なるが、概ね０．
３μｍ程度が好ましい。
【００１７】（８）次に図３（ｅ）に示すように、トラ
ンジスター領域全面に、Ｐ・Ｎトランジスタともソース
・ドレイン領域２０・２１に導入された不純物とは反対
の導電型の不純物をイオン打ち込みする。本工程は、微
細トランジスターの短チャネル効果を抑制する目的を兼
ねているものであり、Ｐチャネルトランジスターは、Ｐ
（リン）を５０ＫｅＶで、Ｎチャネルトランジスター
は、Ｂ（ボロン）を１００ＫｅＶで打ち込む。ドース量
は、共に１Ｅ１３ｃｍ-2である。本工程より、ソース・
ドレイン領域の外側にソース・ドレインとは反対の導電
型の領域２２・２３が形成され、特に素子分離領域１４
の端部に、自己整合的にチャネルストッパー領域２６が
形成される。
ンジスター領域全面に、Ｐ・Ｎトランジスタともソース
・ドレイン領域２０・２１に導入された不純物とは反対
の導電型の不純物をイオン打ち込みする。本工程は、微
細トランジスターの短チャネル効果を抑制する目的を兼
ねているものであり、Ｐチャネルトランジスターは、Ｐ
（リン）を５０ＫｅＶで、Ｎチャネルトランジスター
は、Ｂ（ボロン）を１００ＫｅＶで打ち込む。ドース量
は、共に１Ｅ１３ｃｍ-2である。本工程より、ソース・
ドレイン領域の外側にソース・ドレインとは反対の導電
型の領域２２・２３が形成され、特に素子分離領域１４
の端部に、自己整合的にチャネルストッパー領域２６が
形成される。
【００１８】（９）次に９００℃で１０分程度の熱処理
をＮ2 雰囲気中で行い、導入した不純物を活性化する
をＮ2 雰囲気中で行い、導入した不純物を活性化する
【００１９】以降の工程は通常の技術を用いて図１に示
すように、トランジスター領域を含むシリコン基板１０
の全面に絶縁膜を堆積し、配線工程を経て半導体装置は
完了する。
すように、トランジスター領域を含むシリコン基板１０
の全面に絶縁膜を堆積し、配線工程を経て半導体装置は
完了する。
【００２０】（実施例２）図４は、本発明の実施例２に
係る半導体装置を示す断面図である。本実施例において
は、短チャネル効果の防止と、素子間分離耐圧を向上さ
せるためのイオン打ち込みを、３０°の傾斜をつけて行
い、更にその特性改善を図っている。
係る半導体装置を示す断面図である。本実施例において
は、短チャネル効果の防止と、素子間分離耐圧を向上さ
せるためのイオン打ち込みを、３０°の傾斜をつけて行
い、更にその特性改善を図っている。
【００２１】本実施例によれば、素子分離領域形成時に
行うチャネルストッパーのイオン打ち込みを実施しない
でも、素子間分離耐圧を確保することが可能である。
行うチャネルストッパーのイオン打ち込みを実施しない
でも、素子間分離耐圧を確保することが可能である。
【００２２】
【発明の効果】以上説明したように本発明は、ソース・
ドレイン領域を形成した後、半導体基板の一主面全体を
エッチバックして素子分離領域の端部を後退させ、ソー
ス・ドレイン領域を形成する不純物とは逆導電型の不純
物をドープし、半導体基板を熱処理して素子領域の不純
物を活性化しているため、自己整合的に素子間分離用の
不純物領域を形成することが可能となり、微細化された
半導体装置でも安定した素子間分離耐圧を確保すること
ができる。
ドレイン領域を形成した後、半導体基板の一主面全体を
エッチバックして素子分離領域の端部を後退させ、ソー
ス・ドレイン領域を形成する不純物とは逆導電型の不純
物をドープし、半導体基板を熱処理して素子領域の不純
物を活性化しているため、自己整合的に素子間分離用の
不純物領域を形成することが可能となり、微細化された
半導体装置でも安定した素子間分離耐圧を確保すること
ができる。
【００２３】さらに、本発明においては、ソース・ドレ
インの接合部分が素子分離領域の端部に形成されないた
め、従来より問題となっている選択酸化等のストレスに
よる接合リークも抑制することができる。
インの接合部分が素子分離領域の端部に形成されないた
め、従来より問題となっている選択酸化等のストレスに
よる接合リークも抑制することができる。
【００２４】尚、本発明は従来技術に比べ、ソース・ド
レイン領域での接合容量が増加するが、イオン打ち込み
の最適化を図ることにより、接合容量の増加は、最低限
に抑えることが可能であり、且つ、接合容量が若干増加
しても余りある効果を有している。
レイン領域での接合容量が増加するが、イオン打ち込み
の最適化を図ることにより、接合容量の増加は、最低限
に抑えることが可能であり、且つ、接合容量が若干増加
しても余りある効果を有している。
【図１】本発明の実施例１に係る半導体装置を示す断面
図である。
図である。
【図２】本発明の実施例１に係る製造方法を工程順に示
す断面図である。
す断面図である。
【図３】本発明の実施例１に係る製造方法を工程順に示
す断面図である。
す断面図である。
【図４】本発明の実施例２に係る半導体装置を示す断面
図である。
図である。
【図５】従来例１に係る半導体装置を示す断面図であ
る。
る。
【図６】従来例２に係る半導体装置を示す断面図であ
る。
る。
１０ シリコン半導体基板 １１ シリコン熱酸化膜 １２ Ｎウェル １３ シリコン窒化膜 １４ 素子分離領域 １５ ゲート酸化膜 １６ ゲート電極 １７ Ｐチャネルトランジスター領域 １８ Ｎチャネルトランジスター領域 １９ ＬＤＤ用サイドウォール ２０ Ｐ+ ソース・ドレイン領域 ２１ Ｎ+ ソース・ドレイン領域 ２２ Ｐチャネル側の短チャネル効果抑制及びチャネル
ストッパー領域 ２３ Ｎチャネル側の短チャネル効果抑制及びチャネル
ストッパー領域 ２４ Ｐチャネル側のＬＤＤ領域 ２５ Ｎチャネル側のＬＤＤ領域 ２６ チャネルストッパー領域
ストッパー領域 ２３ Ｎチャネル側の短チャネル効果抑制及びチャネル
ストッパー領域 ２４ Ｐチャネル側のＬＤＤ領域 ２５ Ｎチャネル側のＬＤＤ領域 ２６ チャネルストッパー領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｓ
Claims (1)
- 【請求項１】 エッチバック工程と、ドープ工程と、熱
処理工程とを有し、一導電型の半導体基板に設けられた
素子領域と、該素子領域の各々を分離する素子分離領域
と、該素子分離領域をソース及びドレイン領域に分割す
るゲート領域と、該ドレイン領域の電界を緩和する目的
で設けられたＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ）領域と、該ＬＤＤ構造を形成するためのサイド
ウォールとを有するＭＯＳ型半導体装置の製造方法であ
って、 エッチバック工程は、サイドウォールを形成し、ソース
・ドレイン領域を形成した後、半導体基板の一主面全体
をエッチバックしてフィールド絶縁膜の縁端部を後退さ
せるものであり、 ドープ工程は、ソース・ドレイン領域を形成する不純物
とは逆導電型の不純物をドープするものであり、 熱処理工程は、半導体基板を熱処理して素子領域の不純
物を活性化するものであることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31054192A JPH0773128B2 (ja) | 1992-11-19 | 1992-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31054192A JPH0773128B2 (ja) | 1992-11-19 | 1992-11-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163890A JPH06163890A (ja) | 1994-06-10 |
| JPH0773128B2 true JPH0773128B2 (ja) | 1995-08-02 |
Family
ID=18006483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31054192A Expired - Fee Related JPH0773128B2 (ja) | 1992-11-19 | 1992-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773128B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006509A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그 제조방법 |
| JPH1092950A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4139105B2 (ja) * | 2001-12-20 | 2008-08-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP2010010587A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 半導体素子及び半導体素子の製造方法 |
-
1992
- 1992-11-19 JP JP31054192A patent/JPH0773128B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163890A (ja) | 1994-06-10 |
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