JPH0773208A - 回路図編集システム、及びシミュレーション用回路図入力システム - Google Patents
回路図編集システム、及びシミュレーション用回路図入力システムInfo
- Publication number
- JPH0773208A JPH0773208A JP5168482A JP16848293A JPH0773208A JP H0773208 A JPH0773208 A JP H0773208A JP 5168482 A JP5168482 A JP 5168482A JP 16848293 A JP16848293 A JP 16848293A JP H0773208 A JPH0773208 A JP H0773208A
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- JP
- Japan
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- circuit diagram
- circuit
- symbol
- area
- designating
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Abstract
(57)【要約】
【目的】 本発明の目的は、回路図修正の容易化、及び
高速化を図ることにある。 【構成】 表示部２０に表示された回路図に対して、回
路素子のシンボルを挿入すべきエリア３３を指定するた
めのエリア指定手段２２と、挿入すべき素子のシンボル
を指定するための素子指定手段２３と、指定エリアに収
まるように、挿入すべき素子のシンボルのサイズを調整
するためのシンボルサイズ調整手段２６と、調整された
シンボルを回路図に合成するための合成処理手段２７と
を設け、シンボルサイズの自動調整及び回路合成によ
り、回路図修正の容易化、及び高速化を図る。
高速化を図ることにある。 【構成】 表示部２０に表示された回路図に対して、回
路素子のシンボルを挿入すべきエリア３３を指定するた
めのエリア指定手段２２と、挿入すべき素子のシンボル
を指定するための素子指定手段２３と、指定エリアに収
まるように、挿入すべき素子のシンボルのサイズを調整
するためのシンボルサイズ調整手段２６と、調整された
シンボルを回路図に合成するための合成処理手段２７と
を設け、シンボルサイズの自動調整及び回路合成によ
り、回路図修正の容易化、及び高速化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、回路図編集を行うため
の回路図編集システム、及びシミュレーションの対象と
される回路図を入力するためのシミュレーション用回路
図入力システムに関し、例えばワークステーションに適
用して有効な技術に関する。
の回路図編集システム、及びシミュレーションの対象と
される回路図を入力するためのシミュレーション用回路
図入力システムに関し、例えばワークステーションに適
用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路のレイアウトに際して相
当の熟練度を要することなく比較的簡単にチップサイズ
を小型化したり歩留まりを向上させるため、レイアウト
自動化技術が従来から採用されている。例えばＣＡＤ
（Ｃｏｍｐｕｔｅｒ ＡｉｄｅｄＤｅｓｉｇｎ）を用い
た自動レイアウト装置は、与えられた回路素子を許容ス
ペース内に配置すると共に回路素子個々の結線端子の位
置を決定し、位置が決定された端子間の配線経路を決定
するようになっている。
当の熟練度を要することなく比較的簡単にチップサイズ
を小型化したり歩留まりを向上させるため、レイアウト
自動化技術が従来から採用されている。例えばＣＡＤ
（Ｃｏｍｐｕｔｅｒ ＡｉｄｅｄＤｅｓｉｇｎ）を用い
た自動レイアウト装置は、与えられた回路素子を許容ス
ペース内に配置すると共に回路素子個々の結線端子の位
置を決定し、位置が決定された端子間の配線経路を決定
するようになっている。
【０００３】半導体集積回路の設計において、ＣＡＤに
より、計算機につながれたグラッフィック画面上で各種
部品を配置、配線し、論理回路図を作成し計算機上にデ
ータを保持することができる。こうやって作成された論
理回路図を基に、計算機上で各種シミュレーションに必
要なネットリストを生成することができる。そのような
技術は、論理回路図入力編集システムとして、例えば、
『超ＬＳＩ総合辞典：サイエンス・フォーラム社：昭和
６３年３月３１日発行』に記載されている。
より、計算機につながれたグラッフィック画面上で各種
部品を配置、配線し、論理回路図を作成し計算機上にデ
ータを保持することができる。こうやって作成された論
理回路図を基に、計算機上で各種シミュレーションに必
要なネットリストを生成することができる。そのような
技術は、論理回路図入力編集システムとして、例えば、
『超ＬＳＩ総合辞典：サイエンス・フォーラム社：昭和
６３年３月３１日発行』に記載されている。
【０００４】ところで、上記シミュレーションには、回
路シミュレーションや論理シミュレーションが含まれる
が、そのようなシミュレーションの対象とされる回路図
を計算機に入力するために、回路図入力システムや編集
システムが使用される。
路シミュレーションや論理シミュレーションが含まれる
が、そのようなシミュレーションの対象とされる回路図
を計算機に入力するために、回路図入力システムや編集
システムが使用される。
【０００５】
【発明が解決しようとする課題】回路図入力システムで
は、レイアウトが任意にでき、例えば、抵抗などの回路
素子を複数個含む回路図を入力するとき、その抵抗を画
面のどこに配置するかはオペレータの任意である。出来
上がった回路図又は回路の一部分に変更が発生したと
き、その変更のための工数が必要となる。その場合、二
つのケースが生じる。その一つは、回路素子を追加する
毎に配線を引き直さなければいけないケースである。も
う一つは、回路素子数が多くなって追加素子を記述する
ためのスペースが不足するケースである。これらの対策
としては、回路素子の縮小（例えば抵抗のシンボルを縮
小する）や、サブサーキットの簡略化（例えばサブサー
キットの形で論理積回路を利用する）などの図面処理の
機能を利用してオペレータが手動操作により、試行錯誤
的に解決する方法がある。
は、レイアウトが任意にでき、例えば、抵抗などの回路
素子を複数個含む回路図を入力するとき、その抵抗を画
面のどこに配置するかはオペレータの任意である。出来
上がった回路図又は回路の一部分に変更が発生したと
き、その変更のための工数が必要となる。その場合、二
つのケースが生じる。その一つは、回路素子を追加する
毎に配線を引き直さなければいけないケースである。も
う一つは、回路素子数が多くなって追加素子を記述する
ためのスペースが不足するケースである。これらの対策
としては、回路素子の縮小（例えば抵抗のシンボルを縮
小する）や、サブサーキットの簡略化（例えばサブサー
キットの形で論理積回路を利用する）などの図面処理の
機能を利用してオペレータが手動操作により、試行錯誤
的に解決する方法がある。
【０００６】しかしながら、半導体集積回路の集積度の
向上が著しく、それに伴う回路シミュレーション等も複
雑になっている。回路入力プログラムにおいて回路素子
数が非常に多くなっているため、回路素子の縮小（例え
ば抵抗のシンボルを縮小する）や、サブサーキットの簡
略化（例えばサブサーキットの形で論理積回路を利用す
る）などの図面処理の機能を利用してオペレータが手動
により、回路図修正を行っていたのでは、回路図修正に
時間がかかりすぎてしまう。
向上が著しく、それに伴う回路シミュレーション等も複
雑になっている。回路入力プログラムにおいて回路素子
数が非常に多くなっているため、回路素子の縮小（例え
ば抵抗のシンボルを縮小する）や、サブサーキットの簡
略化（例えばサブサーキットの形で論理積回路を利用す
る）などの図面処理の機能を利用してオペレータが手動
により、回路図修正を行っていたのでは、回路図修正に
時間がかかりすぎてしまう。
【０００７】本発明の目的は、回路図修正の容易化、及
び高速化を図ることにある。
び高速化を図ることにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、表示手段に表示された回路図に
対して、回路素子のシンボルを挿入すべきエリアを指定
するための第１指定手段と、挿入すべき回路素子のシン
ボルを指定するための第２指定手段と、上記指定エリア
に収まるように、挿入すべき回路素子のシンボルのサイ
ズを調整するためのサイズ調整手段と、調整されたシン
ボルを上記回路図に合成するための合成処理手段とを設
ける。
対して、回路素子のシンボルを挿入すべきエリアを指定
するための第１指定手段と、挿入すべき回路素子のシン
ボルを指定するための第２指定手段と、上記指定エリア
に収まるように、挿入すべき回路素子のシンボルのサイ
ズを調整するためのサイズ調整手段と、調整されたシン
ボルを上記回路図に合成するための合成処理手段とを設
ける。
【００１１】
【作用】上記した手段によれば、回路素子のシンボルを
挿入すべきエリアと、挿入すべき回路素子のシンボルが
指定されると、上記サイズ調整手段は、上記指定エリア
に収まるように、挿入すべき回路素子のシンボルのサイ
ズを調整し、上記合成処理手段は、サイズ調整されたシ
ンボルを上記回路図に合成する。このことが、回路図修
正の容易化、及び高速化を達成する。
挿入すべきエリアと、挿入すべき回路素子のシンボルが
指定されると、上記サイズ調整手段は、上記指定エリア
に収まるように、挿入すべき回路素子のシンボルのサイ
ズを調整し、上記合成処理手段は、サイズ調整されたシ
ンボルを上記回路図に合成する。このことが、回路図修
正の容易化、及び高速化を達成する。
【００１２】
【実施例】図２には本発明の一実施例であるワークステ
ーションが示される。
ーションが示される。
【００１３】半導体集積回路の設計自動化用のプログラ
ムの多くは、汎用計算機を用いて時分割方式により、あ
るいはバッチ式に処理されてきたが、ＶＬＳＩのように
大規模なシステムを設計するには、より高速な設計環境
が不可欠とされ、図２に示されるような設計者用ワーク
ステーションが用いられる。
ムの多くは、汎用計算機を用いて時分割方式により、あ
るいはバッチ式に処理されてきたが、ＶＬＳＩのように
大規模なシステムを設計するには、より高速な設計環境
が不可欠とされ、図２に示されるような設計者用ワーク
ステーションが用いられる。
【００１４】この設計者用ワークステーションは、ハー
ドウェア的には、高性能マイクロプロセッサや大容量磁
気ディスク、高解像度ディスプレイ、マウスを含む入力
装置から成り、機能的には以下のように構成される。
ドウェア的には、高性能マイクロプロセッサや大容量磁
気ディスク、高解像度ディスプレイ、マウスを含む入力
装置から成り、機能的には以下のように構成される。
【００１５】ワークステーションは、機能的には回路図
入力とレイアウト処理とに大別される。前者の回路図入
力処理には、回路図の入力から検証済みの回路図及び結
線情報のファイルを作成するまでの処理が含まれ、ま
た、後者のレイアウト処理には、作成された回路図から
ＬＳＩのレイアウト及び配線を行い、検証済みのマスク
パターンを作成するまでの作業が含まれる。
入力とレイアウト処理とに大別される。前者の回路図入
力処理には、回路図の入力から検証済みの回路図及び結
線情報のファイルを作成するまでの処理が含まれ、ま
た、後者のレイアウト処理には、作成された回路図から
ＬＳＩのレイアウト及び配線を行い、検証済みのマスク
パターンを作成するまでの作業が含まれる。
【００１６】回路図入力処理について説明する。所定の
プログラムを実行することによって回路図エディタ及び
テキストエディタ２が実現される。回路図エディタは、
ＬＳＩの階層化された回路図の入力さらにはそれの編集
のために使用され、テキストエディタはテキスト入力処
理さらにはそれの編集処理に使用される。回路図の入力
や編集には、必要に応じて回路図データベース３が参照
される。また、入力あるいは編集された回路図は、回路
図ルールチェッカ１によって配線不良や出力端子同士の
短絡等のチェックが行われる。そのようなチェックによ
り発見された誤りは、オペレータに直ちに報告されるこ
とによって修正が促される。また、回路シミュレータ４
や、論理シミュレータ５、タイミングベリファイヤ６を
有し、それによって、作成された回路図の誤りやタイミ
ングマージン不足が発見されるようになっているため、
最終的には、誤りの無い回路図が得られる。
プログラムを実行することによって回路図エディタ及び
テキストエディタ２が実現される。回路図エディタは、
ＬＳＩの階層化された回路図の入力さらにはそれの編集
のために使用され、テキストエディタはテキスト入力処
理さらにはそれの編集処理に使用される。回路図の入力
や編集には、必要に応じて回路図データベース３が参照
される。また、入力あるいは編集された回路図は、回路
図ルールチェッカ１によって配線不良や出力端子同士の
短絡等のチェックが行われる。そのようなチェックによ
り発見された誤りは、オペレータに直ちに報告されるこ
とによって修正が促される。また、回路シミュレータ４
や、論理シミュレータ５、タイミングベリファイヤ６を
有し、それによって、作成された回路図の誤りやタイミ
ングマージン不足が発見されるようになっているため、
最終的には、誤りの無い回路図が得られる。
【００１７】次に、上記のようにして得られた回路図・
結線情報７に基づいてレイアウト作業が行われる。この
レイアウトには、自動配置配線を可能とするための自動
ルーティング８や図面エディタ１０が使用され、必要に
応じてレイアウトデータベース９が参照される。また、
デザインルールチェッカ１１や、電気的ルールチェッカ
１２、回路図・レイアウト一致チェッカ１３などの各種
チェッカにより、マスクの重なりや、短絡箇所のチェッ
ク、レイアウトと回路図との一致検査が行われ、もし、
誤りが発見された場合には、上記図面エディタ１０など
によって速やかに修正される。
結線情報７に基づいてレイアウト作業が行われる。この
レイアウトには、自動配置配線を可能とするための自動
ルーティング８や図面エディタ１０が使用され、必要に
応じてレイアウトデータベース９が参照される。また、
デザインルールチェッカ１１や、電気的ルールチェッカ
１２、回路図・レイアウト一致チェッカ１３などの各種
チェッカにより、マスクの重なりや、短絡箇所のチェッ
ク、レイアウトと回路図との一致検査が行われ、もし、
誤りが発見された場合には、上記図面エディタ１０など
によって速やかに修正される。
【００１８】ここで、従来技術に従えば、出来上がった
回路図又は回路の一部分に変更が発生したとき、その変
更は、回路素子の縮小や、サブサーキットの簡略化など
の図面処理の機能を利用してオペレータの手動操作によ
り試行錯誤的に行われたが、本実施例においては、回路
図修正の容易化、及び高速化のため、回路素子のシンボ
ルを挿入すべきエリアと、挿入すべき回路素子のシンボ
ルがオペレータによって指定されると、指定エリアに収
まるように、挿入すべき回路素子のシンボルのサイズが
自動調整され、調整されたシンボルが回路図に自動的に
合成されるようになっており、そのような機能は、上記
回路図エディタ及びテキストエディタ２によって実現さ
れる。
回路図又は回路の一部分に変更が発生したとき、その変
更は、回路素子の縮小や、サブサーキットの簡略化など
の図面処理の機能を利用してオペレータの手動操作によ
り試行錯誤的に行われたが、本実施例においては、回路
図修正の容易化、及び高速化のため、回路素子のシンボ
ルを挿入すべきエリアと、挿入すべき回路素子のシンボ
ルがオペレータによって指定されると、指定エリアに収
まるように、挿入すべき回路素子のシンボルのサイズが
自動調整され、調整されたシンボルが回路図に自動的に
合成されるようになっており、そのような機能は、上記
回路図エディタ及びテキストエディタ２によって実現さ
れる。
【００１９】図１には上記回路図エディタ及びテキスト
エディタ２の主要機能ブロックが示される。
エディタ２の主要機能ブロックが示される。
【００２０】図１に示されるように、この回路図エディ
タ及びテキストエディタ２は、特に制限されないが、操
作部１７、回路編集処理部１８、表示制御部１９、表示
部２０を含む。
タ及びテキストエディタ２は、特に制限されないが、操
作部１７、回路編集処理部１８、表示制御部１９、表示
部２０を含む。
【００２１】上記操作部１７は、特に制限されないが、
オペレータによって操作可能なキーボードやマウス等の
適宜の入力デバイスを含んで成り、編集のために回路素
子のシンボルを挿入すべきエリアを指定するためのエリ
ア指定手段２２と、挿入すべき回路素子のシンボルを指
定するための回路素子指定手段２３とを含む。上記回路
図編集処理部１８は、上記エリア指定手段２２によって
指定されたエリアを認識するためのエリア認識手段２４
や、上記素子指定手段２３によって指定された回路素子
を認識するための素子認識手段２５、及びこのエリア認
識手段２４と素子認識手段２５の認識結果に基づいて、
指定エリアに収まるように、挿入すべき回路素子のシン
ボルのサイズを調整するためのシンボルサイズ調整手段
２６、及び調整されたシンボルを編集対象回路図に合成
するための合成処理手段２７を含む。上記エリア指定や
素子指定の様子は表示制御部１９の制御により、ＣＲＴ
ディスプレイ等の表示部２０に表示されることによっ
て、操作の容易化が図られる。
オペレータによって操作可能なキーボードやマウス等の
適宜の入力デバイスを含んで成り、編集のために回路素
子のシンボルを挿入すべきエリアを指定するためのエリ
ア指定手段２２と、挿入すべき回路素子のシンボルを指
定するための回路素子指定手段２３とを含む。上記回路
図編集処理部１８は、上記エリア指定手段２２によって
指定されたエリアを認識するためのエリア認識手段２４
や、上記素子指定手段２３によって指定された回路素子
を認識するための素子認識手段２５、及びこのエリア認
識手段２４と素子認識手段２５の認識結果に基づいて、
指定エリアに収まるように、挿入すべき回路素子のシン
ボルのサイズを調整するためのシンボルサイズ調整手段
２６、及び調整されたシンボルを編集対象回路図に合成
するための合成処理手段２７を含む。上記エリア指定や
素子指定の様子は表示制御部１９の制御により、ＣＲＴ
ディスプレイ等の表示部２０に表示されることによっ
て、操作の容易化が図られる。
【００２２】図３（ａ）乃至（ｃ）には、上記回路変更
処理の様子が模式的に示される。
処理の様子が模式的に示される。
【００２３】図３（ａ）に示されるように、電源３０、
及び抵抗３１，３２の直列回路が表示部２０に表示され
ている場合を考える。かかる場合において、抵抗３１に
代えて、図３（ｂ）に示されるように、抵抗３４とイン
ダクタ３５との直列回路を挿入する場合、オペレータ
は、先ずマウス等を操作して、抵抗３１を含む変更対象
エリア３３を指定し、続いて当該エリアに挿入すべき回
路素子、すなわち抵抗３４及びインダクタ３５を指定す
る。尚、この段階で抵抗３４及びインダクタ３５の直列
回路が回路設計用の部品としてシステムに登録されてい
る場合には、当該部品が指定される。そのような指定が
行われると、シンボルサイズ調整手段２６により、上記
抵抗３４及びインダクタ３５の直列回路が、上記指定エ
リア３３に収まる大きさに調整される。この調整には、
シンボルの拡大／縮小が含まれるが、本実施例に場合、
抵抗３１分の配置エリア３３に収まるように、抵抗３４
及びインダクタ３５を配置するのであるから、抵抗３４
及びインダクタ３５の両シンボルは、通常サイズに比し
て縮小される。そのように縮小されたシンボルが、合成
処理手段２７により、編集対象回路図に合成されること
によって、図３（ｃ）に示されるように、回路変更処理
が完了する。この回路変更処理においては、処理対象
が、指定エリア３３に限定されるから、それ以外の素子
既配置エリアが変更されることはない。換言すれば、指
定エリア３３以外のエリアに影響を与えることなく、回
路素子の変更が可能とされる。
及び抵抗３１，３２の直列回路が表示部２０に表示され
ている場合を考える。かかる場合において、抵抗３１に
代えて、図３（ｂ）に示されるように、抵抗３４とイン
ダクタ３５との直列回路を挿入する場合、オペレータ
は、先ずマウス等を操作して、抵抗３１を含む変更対象
エリア３３を指定し、続いて当該エリアに挿入すべき回
路素子、すなわち抵抗３４及びインダクタ３５を指定す
る。尚、この段階で抵抗３４及びインダクタ３５の直列
回路が回路設計用の部品としてシステムに登録されてい
る場合には、当該部品が指定される。そのような指定が
行われると、シンボルサイズ調整手段２６により、上記
抵抗３４及びインダクタ３５の直列回路が、上記指定エ
リア３３に収まる大きさに調整される。この調整には、
シンボルの拡大／縮小が含まれるが、本実施例に場合、
抵抗３１分の配置エリア３３に収まるように、抵抗３４
及びインダクタ３５を配置するのであるから、抵抗３４
及びインダクタ３５の両シンボルは、通常サイズに比し
て縮小される。そのように縮小されたシンボルが、合成
処理手段２７により、編集対象回路図に合成されること
によって、図３（ｃ）に示されるように、回路変更処理
が完了する。この回路変更処理においては、処理対象
が、指定エリア３３に限定されるから、それ以外の素子
既配置エリアが変更されることはない。換言すれば、指
定エリア３３以外のエリアに影響を与えることなく、回
路素子の変更が可能とされる。
【００２４】このように本実施例によれば、表示部２０
に表示された回路図に対して、回路素子のシンボルを挿
入すべきエリア３３を指定するためのエリア指定手段２
２と、挿入すべき回路素子のシンボルを指定するための
素子指定手段２３と、上記指定エリアに収まるように、
挿入すべき回路素子のシンボルのサイズを調整するため
のシンボルサイズ調整手段２６と、この手段によって調
整されたシンボルを上記回路図に合成するための合成処
理手段２７とを有することにより、指定エリアに収まる
ようにシンボルサイズが自動調整され、調整されたシン
ボルが回路図に自動的に合成されるため、回路図修正の
容易化、及び高速化を図ることができる。
に表示された回路図に対して、回路素子のシンボルを挿
入すべきエリア３３を指定するためのエリア指定手段２
２と、挿入すべき回路素子のシンボルを指定するための
素子指定手段２３と、上記指定エリアに収まるように、
挿入すべき回路素子のシンボルのサイズを調整するため
のシンボルサイズ調整手段２６と、この手段によって調
整されたシンボルを上記回路図に合成するための合成処
理手段２７とを有することにより、指定エリアに収まる
ようにシンボルサイズが自動調整され、調整されたシン
ボルが回路図に自動的に合成されるため、回路図修正の
容易化、及び高速化を図ることができる。
【００２５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２６】例えば、上記実施例では、回路素子のシン
ボルを挿入すべきエリア３３を指定指定から、挿入すべ
き回路素子のシンボルを指定するように説明したが、こ
れとは逆に、挿入すべき回路素子のシンボルを指定して
からシンボル挿入エリア３３を指定するようにしても良
い。また、処理対象とされる回路図には、論理回路も含
まれる。
ボルを挿入すべきエリア３３を指定指定から、挿入すべ
き回路素子のシンボルを指定するように説明したが、こ
れとは逆に、挿入すべき回路素子のシンボルを指定して
からシンボル挿入エリア３３を指定するようにしても良
い。また、処理対象とされる回路図には、論理回路も含
まれる。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である設計者
用ワークステーションに適用した場合について説明した
が、本発明はそれに限定されるものではなく、汎用計算
機によって実現される各種シミュレータやＣＡＤの入力
システムに適用することができる。
なされた発明をその背景となった利用分野である設計者
用ワークステーションに適用した場合について説明した
が、本発明はそれに限定されるものではなく、汎用計算
機によって実現される各種シミュレータやＣＡＤの入力
システムに適用することができる。
【００２８】本発明は、少なくとも回路図を入力するた
めの手段を含むことを条件に適用することができる。
めの手段を含むことを条件に適用することができる。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３０】すなわち、回路素子のシンボルを挿入すべ
きエリアと、挿入すべき回路素子のシンボルが指定され
ると、上記指定エリアに収まるように、挿入すべき回路
素子のシンボルのサイズが調整され、さらにサイズ調整
されたシンボルが上記回路図に合成されることにより、
回路図修正の容易化、及び高速化が達成される。
きエリアと、挿入すべき回路素子のシンボルが指定され
ると、上記指定エリアに収まるように、挿入すべき回路
素子のシンボルのサイズが調整され、さらにサイズ調整
されたシンボルが上記回路図に合成されることにより、
回路図修正の容易化、及び高速化が達成される。
【図１】本発明の一実施例であるワークステーションに
おける主要部の機能ブロック図である。
おける主要部の機能ブロック図である。
【図２】上記ワークステーションの全体的な構成ブロッ
ク図である。
ク図である。
【図３】上記ワークステーションにおける主要機能の説
明図である。
明図である。
１ 回路図ルールチェッカ ２ 回路図エディタ及びテキストエディタ ３ 回路図データベース ４ 回路シミュレータ ５ 論理シミュレータ ６ タイミングベリファイヤ ７ 回路図・結線情報 ８ 自動ルーティング ９ レイアウトデータベース １０ 図面エディタ １１ デザインルールチェッカ １２ 電気的ルールチェッカ １３ 回路図・レイアウト一致チェッカ １４ ＬＳＩマスクレイアウト １７ 操作部 １８ 回路図編集処理部 １９ 表示制御部 ２０ 表示部 ２２ エリア指定手段 ２３ 素子指定手段 ２４ エリア認識手段 ２５ 素子認識手段 ２６ シンボルサイズ調整手段 ２７ 合成処理手段
Claims (2)
- 【請求項１】 回路図を入力するための入力手段と、入
力された回路図を表示するための表示手段とを含む回路
図編集システムにおいて、上記表示手段に表示された回
路図に対して、回路素子のシンボルを挿入すべきエリア
を指定するための第１指定手段と、挿入すべき回路素子
のシンボルを指定するための第２指定手段と、上記指定
エリアに収まるように、挿入すべき回路素子のシンボル
のサイズを調整するためのサイズ調整手段と、調整され
たシンボルを上記回路図に合成するための合成処理手段
とを含むことを特徴とする回路図編集システム。 - 【請求項２】 シミュレーション対象とされる回路図を
入力するための入力手段と、入力された回路図を表示す
るための表示手段とを含むシミュレーション用回路図入
力システムにおいて、上記表示手段に表示された回路図
に対して、回路素子のシンボルを挿入すべきエリアを指
定するための第１指定手段と、挿入すべき回路素子のシ
ンボルを指定するための第２指定手段と、上記指定エリ
アに収まるように、挿入すべき回路素子のシンボルのサ
イズを調整するためのサイズ調整手段と、調整されたシ
ンボルを上記回路図に合成するための合成処理手段とを
含むことを特徴とするシミュレーション用回路図入力シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168482A JPH0773208A (ja) | 1993-06-15 | 1993-06-15 | 回路図編集システム、及びシミュレーション用回路図入力システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168482A JPH0773208A (ja) | 1993-06-15 | 1993-06-15 | 回路図編集システム、及びシミュレーション用回路図入力システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773208A true JPH0773208A (ja) | 1995-03-17 |
Family
ID=15868917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168482A Withdrawn JPH0773208A (ja) | 1993-06-15 | 1993-06-15 | 回路図編集システム、及びシミュレーション用回路図入力システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773208A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7676770B2 (en) | 2004-03-26 | 2010-03-09 | Elpida Memory, Inc. | Apparatus and method for creating circuit diagram, program therefor and recording medium storing the program |
-
1993
- 1993-06-15 JP JP5168482A patent/JPH0773208A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7676770B2 (en) | 2004-03-26 | 2010-03-09 | Elpida Memory, Inc. | Apparatus and method for creating circuit diagram, program therefor and recording medium storing the program |
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