JPH0773692A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0773692A JPH0773692A JP21933093A JP21933093A JPH0773692A JP H0773692 A JPH0773692 A JP H0773692A JP 21933093 A JP21933093 A JP 21933093A JP 21933093 A JP21933093 A JP 21933093A JP H0773692 A JPH0773692 A JP H0773692A
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- Japan
- Prior art keywords
- power supply
- circuit
- fuse
- semiconductor integrated
- diode
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- Dram (AREA)
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Abstract
(57)【要約】
【目的】ヒューズ回路の構成を工夫することにより、電
源電流試験の誤判定をなくすこと。 【構成】電源電圧ＶCCとＧＮＤ間に、ヒューズ素子と抵
抗を含む直列回路を介在させて構成する半導体集積装置
において、前記直列回路中に、非線型素子を挿入したこ
とを特徴とする。
源電流試験の誤判定をなくすこと。 【構成】電源電圧ＶCCとＧＮＤ間に、ヒューズ素子と抵
抗を含む直列回路を介在させて構成する半導体集積装置
において、前記直列回路中に、非線型素子を挿入したこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
特に、冗長構成を採用する半導体集積装置に関する。例
えば、ＲＡＭ（random access memory）等の半導体記憶
装置では、通常用の記憶セルアレイ（以下「常用セルア
レイ」と言う）の他に、欠陥救済用の冗長セルアレイが
設けられることが多い。不良の常用セルアレイと冗長セ
ルアレイとを置換することにより、欠陥を救済して歩留
りの向上を図ることができる。
特に、冗長構成を採用する半導体集積装置に関する。例
えば、ＲＡＭ（random access memory）等の半導体記憶
装置では、通常用の記憶セルアレイ（以下「常用セルア
レイ」と言う）の他に、欠陥救済用の冗長セルアレイが
設けられることが多い。不良の常用セルアレイと冗長セ
ルアレイとを置換することにより、欠陥を救済して歩留
りの向上を図ることができる。
【０００２】
【従来の技術】図３は、この種の半導体集積装置に設け
られるヒューズ回路１及び冗長切換え回路２の構成図で
ある。これらの回路１、２は、不良の常用セルアレイと
冗長セルアレイとを置換するためのもので、ヒューズ回
路１内部のヒューズ素子１ａは、冗長置換時に溶断（切
断）される。
られるヒューズ回路１及び冗長切換え回路２の構成図で
ある。これらの回路１、２は、不良の常用セルアレイと
冗長セルアレイとを置換するためのもので、ヒューズ回
路１内部のヒューズ素子１ａは、冗長置換時に溶断（切
断）される。
【０００３】すなわち、ヒューズ素子１ａの一端側は第
１の電源電圧、ここではＶCCに接続され、他端側は、ヒ
ューズ素子１ａよりも充分に高い抵抗値を有する抵抗１
ｂを介して第２の電源電圧、ここではＧＮＤに接続され
ているから、ヒューズ素子１ａの『非切断時』には、バ
ッファ１ｃの出力がＬレベル、また、ヒューズ素子１ａ
の『切断時』には、同出力がＨレベルとなる。
１の電源電圧、ここではＶCCに接続され、他端側は、ヒ
ューズ素子１ａよりも充分に高い抵抗値を有する抵抗１
ｂを介して第２の電源電圧、ここではＧＮＤに接続され
ているから、ヒューズ素子１ａの『非切断時』には、バ
ッファ１ｃの出力がＬレベル、また、ヒューズ素子１ａ
の『切断時』には、同出力がＨレベルとなる。
【０００４】従って、冗長切換え回路２の２個のトラン
スファゲート２ａ、２ｂのうち、インバータゲート２ｃ
の出力につながる左側のトランスファゲート２ａが『非
切断時』にオン、右側のトランスファゲートが『切断
時』にオンとなるので、冗長切換え回路２の端子Ａをリ
ードライト回路に接続すると共に、端子Ｃ、Ｂをそれぞ
れ常用回路と冗長回路とに接続しておけば、ヒューズ素
子１ａを切断するだけで、常用回路と冗長回路とを置換
できる。
スファゲート２ａ、２ｂのうち、インバータゲート２ｃ
の出力につながる左側のトランスファゲート２ａが『非
切断時』にオン、右側のトランスファゲートが『切断
時』にオンとなるので、冗長切換え回路２の端子Ａをリ
ードライト回路に接続すると共に、端子Ｃ、Ｂをそれぞ
れ常用回路と冗長回路とに接続しておけば、ヒューズ素
子１ａを切断するだけで、常用回路と冗長回路とを置換
できる。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積装置にあっては、ヒューズ素子１ａの
『非切断時』に電源電圧ＶCCとＧＮＤ間にオーム性の直
流パス（電圧と電流の間に比例関係が成立するパス）が
形成されるため、例えば、回路ショートの有無を判定す
る「電源電流試験」を実行した場合に、誤判定しやすい
という問題点があった。
従来の半導体集積装置にあっては、ヒューズ素子１ａの
『非切断時』に電源電圧ＶCCとＧＮＤ間にオーム性の直
流パス（電圧と電流の間に比例関係が成立するパス）が
形成されるため、例えば、回路ショートの有無を判定す
る「電源電流試験」を実行した場合に、誤判定しやすい
という問題点があった。
【０００６】電源電流試験とは、半導体集積装置の電源
電圧ＶCCとＧＮＤ間が、バイポーラトランジスタやＭＯ
Ｓトランジスタ又はダイオードといった非線型素子を介
して接続されているという前提の下、電源電圧ＶCCを約
０．２Ｖ〜０．５Ｖ程度まで下げ、そのときの電源電流
を測定するもので、電流値が大きい場合に回路ショート
の発生を判定するものである。
電圧ＶCCとＧＮＤ間が、バイポーラトランジスタやＭＯ
Ｓトランジスタ又はダイオードといった非線型素子を介
して接続されているという前提の下、電源電圧ＶCCを約
０．２Ｖ〜０．５Ｖ程度まで下げ、そのときの電源電流
を測定するもので、電流値が大きい場合に回路ショート
の発生を判定するものである。
【０００７】ここで、上記の試験電圧（０．２Ｖ〜０．
５Ｖ）は、バイポーラトランジスタやダイオードの順方
向電圧（０．６Ｖ）及びＭＯＳトランジスタのしきい値
（０．６Ｖ）を下回る電圧である。従って、何れの非線
型素子も正常であれば、この程度の電源電圧では、電源
電流はほとんど流れないはずである。しかし、図３のヒ
ューズ回路１を含む場合には、電源電圧ＶCCとＧＮＤ間
に、ヒューズ素子１ａと抵抗１ｂからなるオーム性の直
列パスが介在するため、この直列パスに、Ｅ／Ｒ（但
し、Ｅ：試験電圧、Ｒ：直列パスの合成抵抗値）で求め
られる電流ＩPASSが流れ、その結果、図４の破線で示す
ように、回路ショートが発生していない場合でも、Ｉ
PASSを含む大きな電源電流が測定されるから、回路ショ
ート有りと誤判定しやすかった。 ［目的］そこで、本発明は、ヒューズ回路の構成を工夫
することにより、電源電流試験の誤判定をなくすことを
目的とする。
５Ｖ）は、バイポーラトランジスタやダイオードの順方
向電圧（０．６Ｖ）及びＭＯＳトランジスタのしきい値
（０．６Ｖ）を下回る電圧である。従って、何れの非線
型素子も正常であれば、この程度の電源電圧では、電源
電流はほとんど流れないはずである。しかし、図３のヒ
ューズ回路１を含む場合には、電源電圧ＶCCとＧＮＤ間
に、ヒューズ素子１ａと抵抗１ｂからなるオーム性の直
列パスが介在するため、この直列パスに、Ｅ／Ｒ（但
し、Ｅ：試験電圧、Ｒ：直列パスの合成抵抗値）で求め
られる電流ＩPASSが流れ、その結果、図４の破線で示す
ように、回路ショートが発生していない場合でも、Ｉ
PASSを含む大きな電源電流が測定されるから、回路ショ
ート有りと誤判定しやすかった。 ［目的］そこで、本発明は、ヒューズ回路の構成を工夫
することにより、電源電流試験の誤判定をなくすことを
目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、電源電圧ＶCCとＧＮＤ間に、ヒューズ素
子と抵抗を含む直列回路を介在させて構成する半導体集
積装置において、前記直列回路中に、非線型素子を挿入
したことを特徴とする。
成するために、電源電圧ＶCCとＧＮＤ間に、ヒューズ素
子と抵抗を含む直列回路を介在させて構成する半導体集
積装置において、前記直列回路中に、非線型素子を挿入
したことを特徴とする。
【０００９】
【作用】本発明では、電源電圧ＶCCとＧＮＤ間にオーム
性の直流パスが形成されないので、電源電流試験の誤判
定をなくすことができる。
性の直流パスが形成されないので、電源電流試験の誤判
定をなくすことができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は本発明に係る半導体集積装置の一実
施例を示す図である。図１は、ｎ個（図では３個）の常
用セルアレイ１０〜１２と１つの冗長セルアレイ１３を
備えるＲＡＭのブロック図である。
する。図１、図２は本発明に係る半導体集積装置の一実
施例を示す図である。図１は、ｎ個（図では３個）の常
用セルアレイ１０〜１２と１つの冗長セルアレイ１３を
備えるＲＡＭのブロック図である。
【００１１】常用セルアレイ１０〜１２は、それぞれの
セルアレイ毎に設けられたヒューズ回路１４〜１６及び
冗長切換え回路１７〜１９によって、選択的に、冗長セ
ルアレイ１３と置換される。なお、２０〜２２はデータ
の書き込みや読出しを行うリードライト回路（ライトア
ンプ／センスアンプ）、２３は外部からのリードライト
信号に応答して、リードライト回路２０〜２２を書き込
みモードや読出しモードに切り替えるモード切替え回
路、２４〜２７はコラムスイッチ（但し、左端のコラム
スイッチ２７は冗長用）、２８は外部からのコラム
（列）アドレスをデコードするコラムデコーダ、２９は
外部からのロウ（行）アドレスをデコードするロウデコ
ーダ、３０は電源電圧ＶCC用の端子、３１はＧＮＤ用の
端子である。
セルアレイ毎に設けられたヒューズ回路１４〜１６及び
冗長切換え回路１７〜１９によって、選択的に、冗長セ
ルアレイ１３と置換される。なお、２０〜２２はデータ
の書き込みや読出しを行うリードライト回路（ライトア
ンプ／センスアンプ）、２３は外部からのリードライト
信号に応答して、リードライト回路２０〜２２を書き込
みモードや読出しモードに切り替えるモード切替え回
路、２４〜２７はコラムスイッチ（但し、左端のコラム
スイッチ２７は冗長用）、２８は外部からのコラム
（列）アドレスをデコードするコラムデコーダ、２９は
外部からのロウ（行）アドレスをデコードするロウデコ
ーダ、３０は電源電圧ＶCC用の端子、３１はＧＮＤ用の
端子である。
【００１２】図２は、本実施例のヒューズ回路１４（１
５又は１６；以下１４で代表）の構成図であり、ヒュー
ズ回路１４は、電源電圧ＶCCとＧＮＤ間に、ヒューズ素
子１４ａ及び抵抗１４ｂと共に、ダイオード（非線型素
子）１４ｃを順方向接続して構成し、さらに、抵抗１４
ｂとダイオード１４ｃとの両端電圧を、バッファ１４ｄ
を介して論理反転して取り出している。
５又は１６；以下１４で代表）の構成図であり、ヒュー
ズ回路１４は、電源電圧ＶCCとＧＮＤ間に、ヒューズ素
子１４ａ及び抵抗１４ｂと共に、ダイオード（非線型素
子）１４ｃを順方向接続して構成し、さらに、抵抗１４
ｂとダイオード１４ｃとの両端電圧を、バッファ１４ｄ
を介して論理反転して取り出している。
【００１３】抵抗１４ｂの値は、電源電圧ＶCCが通常の
使用電圧（例えば＋５Ｖ程度）で、しかも、ヒューズ素
子１４ａが『非切断時』のときに、ダイオード１４のオ
ン状態を維持できる大きさに設定する。但し、そのとき
のバッファ１４ｄの入力レベルは、Ｈレベルに相当する
電位レベルにならなければならない。このような構成に
おいて、ヒューズ素子１４ａの『非切断時』にはバッフ
ァ１４ｄの出力がＬレベル、『切断時』には同出力がＨ
レベルになる。
使用電圧（例えば＋５Ｖ程度）で、しかも、ヒューズ素
子１４ａが『非切断時』のときに、ダイオード１４のオ
ン状態を維持できる大きさに設定する。但し、そのとき
のバッファ１４ｄの入力レベルは、Ｈレベルに相当する
電位レベルにならなければならない。このような構成に
おいて、ヒューズ素子１４ａの『非切断時』にはバッフ
ァ１４ｄの出力がＬレベル、『切断時』には同出力がＨ
レベルになる。
【００１４】従って、冗長切換え回路１７、１８又は１
９（これらの構成は、従来の冗長切換え回路２と同一の
ため図３を参照する）の左側のトランスファゲート２ａ
が『非切断時』にオン、右側のトランスファゲート２ｂ
が『切断時』にオンとなるから、端子Ａにつながるリー
ドライト回路（例えば図１のリードライト回路２０）
を、端子Ｂにつながる常用回路（例えば図１のコラムス
イッチ２４）と、端子Ｃにつながる冗長回路（例えば図
１の冗長側のコラムスイッチ２７）との間で選択的に切
り替えることができる。
９（これらの構成は、従来の冗長切換え回路２と同一の
ため図３を参照する）の左側のトランスファゲート２ａ
が『非切断時』にオン、右側のトランスファゲート２ｂ
が『切断時』にオンとなるから、端子Ａにつながるリー
ドライト回路（例えば図１のリードライト回路２０）
を、端子Ｂにつながる常用回路（例えば図１のコラムス
イッチ２４）と、端子Ｃにつながる冗長回路（例えば図
１の冗長側のコラムスイッチ２７）との間で選択的に切
り替えることができる。
【００１５】すなわち、ヒューズ素子１４ａを切断する
ことによって、常用回路から冗長回路への置換を行うこ
とができる。しかも、本実施例では、ヒューズ回路１４
の抵抗１４ｂとＧＮＤ間にダイオード１４ｃを介在させ
たので、電源電圧ＶCCを約０．２Ｖ〜０．５Ｖ程度に下
げた場合に、ダイオード１４ｃの両端電圧をダイオード
１４ｃの順方向電圧（０．６Ｖ）以下にして、当該ダイ
オード１４ｃをオフ状態にすることができる。
ことによって、常用回路から冗長回路への置換を行うこ
とができる。しかも、本実施例では、ヒューズ回路１４
の抵抗１４ｂとＧＮＤ間にダイオード１４ｃを介在させ
たので、電源電圧ＶCCを約０．２Ｖ〜０．５Ｖ程度に下
げた場合に、ダイオード１４ｃの両端電圧をダイオード
１４ｃの順方向電圧（０．６Ｖ）以下にして、当該ダイ
オード１４ｃをオフ状態にすることができる。
【００１６】従って、電源電圧ＶCCとＧＮＤ間の直流パ
ス形成を回避できるから、回路ショートの有無を判定す
る冒頭の「電源電流試験」を正確に行うことができる。
なお、実施例では、ヒューズ素子１４ａ、抵抗１４ｂ及
びダイオード１４ｃの順で接続しているが、これに限ら
ず、抵抗１４ｂとダイオード１４ｃの順番を入れ替えて
もよい。
ス形成を回避できるから、回路ショートの有無を判定す
る冒頭の「電源電流試験」を正確に行うことができる。
なお、実施例では、ヒューズ素子１４ａ、抵抗１４ｂ及
びダイオード１４ｃの順で接続しているが、これに限ら
ず、抵抗１４ｂとダイオード１４ｃの順番を入れ替えて
もよい。
【００１７】また、ダイオードの代わりに、バイポーラ
トランジスタ、ＭＯＳトランジスタ、ダイオード又はシ
ョットキーダイオードを使用してもよい。要は、電圧と
電流の間に比例関係を持たない素子（非線形素子）であ
ればよい。
トランジスタ、ＭＯＳトランジスタ、ダイオード又はシ
ョットキーダイオードを使用してもよい。要は、電圧と
電流の間に比例関係を持たない素子（非線形素子）であ
ればよい。
【００１８】
【発明の効果】本発明によれば、電源電圧ＶCCとＧＮＤ
間のヒューズ素子を含む直列回路中に、ダイオード等の
非線型素子を挿入したので、電源電圧ＶCCとＧＮＤ間の
オーム性の直流パス形成を回避でき、例えば、電源電流
試験の誤判定をなくすことができる。
間のヒューズ素子を含む直列回路中に、ダイオード等の
非線型素子を挿入したので、電源電圧ＶCCとＧＮＤ間の
オーム性の直流パス形成を回避でき、例えば、電源電流
試験の誤判定をなくすことができる。
【図１】一実施例のＲＡＭのブロック図である。
【図２】一実施例のヒューズ回路の構成図である。
【図３】従来例のヒューズ回路及び冗長切換え回路の構
成図である。
成図である。
【図４】従来例の電源電流試験特性図である。
ＶCC：電源電圧 １４ａ：ヒューズ素子 １４ｂ：抵抗 １４ｃ：ダイオード（非線型素子）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ１１Ｃ 17/14
Claims (2)
- 【請求項１】２つの電源端子間に、ヒューズ素子と抵抗
を含む直列回路を介在させて構成する半導体集積装置に
おいて、前記直列回路中に、非線型素子を挿入したこと
を特徴とする半導体集積装置。 - 【請求項２】前記非線型素子は、バイポーラトランジス
タ、ＭＯＳトランジスタ、ダイオード又はショットキー
ダイオードであることを特徴とする請求項１記載の半導
体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21933093A JPH0773692A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21933093A JPH0773692A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773692A true JPH0773692A (ja) | 1995-03-17 |
Family
ID=16733777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21933093A Withdrawn JPH0773692A (ja) | 1993-09-03 | 1993-09-03 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773692A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345369B1 (ko) * | 1999-06-30 | 2002-07-26 | 주식회사 하이닉스반도체 | 퓨즈 회로 |
| KR100413893B1 (ko) * | 2000-05-26 | 2004-01-07 | 인피니언 테크놀로지스 아게 | 전기 퓨즈/안티퓨즈의 판독 방법 |
-
1993
- 1993-09-03 JP JP21933093A patent/JPH0773692A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345369B1 (ko) * | 1999-06-30 | 2002-07-26 | 주식회사 하이닉스반도체 | 퓨즈 회로 |
| KR100413893B1 (ko) * | 2000-05-26 | 2004-01-07 | 인피니언 테크놀로지스 아게 | 전기 퓨즈/안티퓨즈의 판독 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |