JPS628395A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はスタティック型半導体記憶装置のメモリセルに
関し、特に集積度よりも高速性が要求されるガリヒ素大
規模集積回路（ＧａＡｓ　ＬＳＩ）などに好適なメモリ
セルに関する。

〔発明の背景〕

従来のＧａＡｓメモリＬＳＩ用のメモリセルは、例えば
１９８３年のＧａＡｓＩＣシンポジウムにおいてｒ２５
６Ｘ４ビットガリヒ素スタティック　ラム（Ａ　２５６
Ｘ４　ＢＩＴ　ＧａＡｓ　５ＴＡＴＩＣＲＡＭ）　Ｊと
題して発表されたように第２図に示すような構成になっ
ている。第２図において２００，２０１は記憶保持用の
ＦＥＴ、２１０，２１１は記憶保持電流を供給するため
の負荷ＦＥＴ、２２０，２２１は情報の書き込み時およ
び読み出し時にデータ線２７０゜２７１と接続するため
のスイッチＦＥＴであり、この６個のＦＥＴによって１
ビツト分のメモリセルが構成されている。２３０，２３
１はデータ線をプルアップするための負荷ＦＥＴ、２７
０゜２７１は互いに相補なビット情報を通すためのデー
タ線、２６０はワード選択信号を通すためのワード線で
ある。また、２５０，２５１，２５２は高電位側電源、
２５５は低電位側電源である。なお、２４０〜２４４に
示すコンデンサは、実際にこの回路をＬＳＩ上に構成し
た場合にやむを得ず生じる寄生容量である。

第２図の回路において、例えば２８０のノードが高電位
、２８１のノードが低電位であったとすると、ＦＥＴ２
００は遮断状態、ＦＥＴ２０１は導通状態となり、２８
０の高電位と２８１の低電位が持続される。この状態で
ワード線２６０が高電位になると、スイッチＦＥＴ２２
０，２２１が導通してデータ線２７０，２７１にはそれ
ぞれ高電位と低電位が読み出される。最初に２８０゜２
８１のノードに保持されていた電位の高低関係が逆であ
れば、データ線に読み出される電位も逆になる。ここで
２８０，２８１のノードに保持されている電位の高低関
係を１ビツトの情報に対応させておけば上記の方法によ
って情報を読み出すことができる。情報の書き込みは、
データ線２７０．２７１の内の一方を高電位に他方を低
電位にそれぞれ外部から強制的に保った状態で、ワード
線２６０を高電位にすることによって行う。

例えば２７０のみを低電位に保った状態でワード線２６
０を高電位にすると２８０のノードは低電位になり、そ
れ以前の状態にかかわらずＦＥＴ２０１が遮断状態にな
る。また、２８１のノードは高電位になり、ＦＥＴ２０
０が導通状態になる。

この後ワード線２６０を低電位にしても、２８ｏ。

２８１のノードはこの状態を持続する。最初にデータ線
２７１のみを低電位に保つと、逆の状態を保持すること
ができる１以上のように、第２図のメモリセルには１ビ
ツトの情報を書き込み、保持させ、読み出すことができ
る。

ところで、この回路の書き込み動作を高速化するために
は、スイッチＦＥＴ２２０，２２１を大きくして寄生容
量２４０〜２４２を充放電する電流を大きくする必要が
ある。しかしながら、ＦＥＴ２２０，２２１に流れ得る
最大電流値をＦＥＴ２００，２０１に流れ得る最大電流
値より大きくすると、読み出し時に負荷ＦＥＴ２３０（
または２３１）、スイッチＦＥＴ２２０　（または２２
１）を介して記憶保持用ＦＥＴ２００　（または２ｏ１
）に流れ込む電流が記憶内容を反転させるおそれが生じ
る。負荷ＦＥＴ２３０，２３１に流れ得る最大電流を小
さく設計すればこのおそれはなくなるが、寄生容器２４
３，２４４を充電するための電流が小さくなり読み出し
動作が遅くなる・従って第２図の＠路では、高速な動作
と安定な記憶保持動作を両立させることは困難である。

第３図の回路は１９８３年のＧａＡｓＩＣシンポジウム
において「ウルトラ−ロウパワー、ハイスピードガリヒ
素２５６−ビツドスタテイツク　ラム（ＵＬＴＲＡ−Ｌ
ＯＶ　ＰＯＷＥＲ，）ＩＩＧ）Ｉ　５ＰＥＥＤ　ＧａＡ
ｓ　２５６−ＢＩ丁５ＴＡＴＩＣＲＡＭ）　Ｊと題して
発表された他の従来例である。第３図において３００，
３０１は記憶保持用のＦＥＴ、３０４，３０５はレベル
シフト用のダイオード、３０６，３０７は結合容量用の
ダイオード、３０８，３０９はレベルシフト用の電流を
供給するための抵抗、３１０，３１１は記憶保持電流を
供給するための負荷抵抗、３２０゜３２１は情報の書き
込み動作に必要なダイオード、３０３は記憶情報によっ
てオン−オフする第３のＦＥＴ、３２３は情報の読み出
し動作に必要なダイオードであり、これだけの部分が１
ビット分のメモリセルを構成する。３３３は読み出し用
データ線をプルアップするための負荷ＦＥＴ、３７ｏ。

３７１は互いに相補な書き込み用データ線、３７３は読
み出し用データ線、３６０は低電位側電源を兼ねたワー
ド線である。また、３５０，３５４は高電位側電源、３
５６はレベルシフト用の電源、３４０〜３４４に示すコ
ンデンサは寄生容量である。

第３図の回路の記憶保持部分は、レベルシフト回路を設
けてノーマリオン型ＦＥＴを使用している点を除いては
第２図の回路と同じである。この回路から読み出し動作
はワード線３６０の電位を下げることによって行う。例
えば３８０のノードが高電位の時はＦＥＴ３０３が導通
状態であるため、ワード線３６０の電位を下げるとダイ
オード３２３を介してデータ線３７３の電位も下がる。

３８０のノードが低電位の時にはＦＥＴ３０３が遮断状
態であるためワード線３６０の電位を下げてもデータ線
３７３は高電位のままである。従ってこの回路に記憶さ
れた情報をデータ線３７３に読み出すことができる。ま
た、書き込み動作はデータ線３７０，３７１の内のいず
れか一方を高電位にした状態でワード線３６０の電位を
下げることによって行う。例えばデータ線３７０を高電
位にしてワード線３６０の電位を下げるとＦＥＴ３０１
が導通状態となって３８１のノードの電位が下がりＦＥ
Ｔ３００が遮断状態となる。

ところで、この回路の書き込み動作時に記憶ノード３８
１（または３８０）の電位を下げる電流はＦＥＴ３０１
　（または３００）を流れるため、寄生容量３４０〜３
４４を充放電する電流を大きくして高速化するためには
ＦＥＴ３００，３０１を大きくする必要がある。ところ
が、ＦＥＴ３００゜３０１を大きくすると寄生容量３４
２〜３４４が大きくなるため、高速化の妨げになる。従
って、第３図の回路においても書き込み動作を高速化す
ることは困難である。

〔発明の目的〕

本発明の目的は、スタティック型半導体記憶装置のメモ
リセルの動作速度、特に書き込み時の動作速度を高速化
することにある。

〔発明の概要〕

第２図によって説明したように、メモリセルの書き込み
動作を高速化するためにはスイッチＦＥＴを大きくすれ
ばよいが、スイッチＦＥＴを大きくすると、読み出し時
に記憶内容が書き換わるるおそれがある。本発明は、書
き込み用と読み出し用のスイッチＦＥＴを分離し、もっ
て書き込み時に使用するスイッチＦＥＴのみを大きくす
ることを可能にしたものである。

〔発明の実施例〕

第１図は本発明の一実施例を示す回路図である。

第１図において１００，１０１は記憶保持用のＦＥＴ、
１１０，１１１は記憶保持電流を供給するための負荷素
子、１２０，１２１はワード選択信号が高電位になった
時に記憶ノードを書き込み用データ線１７０，１７１と
接続するためのスイッチＦＥＴ、１２２，１２３はワー
ド選択信号が高電位になった時に記憶ノードを読み出し
用データ線１７２，１７３と接続するためのスイッチＦ
ＥＴ、であり、これらの部分が１ビット分のメモリセル
を構成する。１３０〜１３３はデータ線をプルアップす
゛るための負荷素子、１７０゜１７１は書き込み用のデ
ータ線、１７２，１７３は読み出し用のデータ線、１６
０はワード線である。また、１５０〜１５４は高電位側
電源、１５５は低電位側電源、１４０〜１４６に示すコ
ンデンサは寄生容量である。

第１図の回路において、各ＦＥＴのゲート幅は、ＦＥＴ
１２２，１２３に流れ得る最大電流値より。

ＦＥＴｌ００，１０１に流れ得る最大電流値を大きく、
さらにそれよりもＦＥＴ１２０，１２１に流れ得る最大
電流値を大きくする。第１図の回路の基本的な動作は第
２図の回路とほとんど同じであり、書き込み動作時には
書き送用データ線１７０．１７１のいずれか一方を低電
位に他方を高電位にそれぞれ外部から強制的に保った状
態にし、読み出し時には書き込み用データ線１７０゜１
７１には負荷素子１３０，１３１のみがつながった状態
にする。この回路では、スイッチＦＥＴ１２０．１２１
が大きいため高速な書き込み動作が期待できる。一方、
読み出し時には、ＦＥＴ１２０．１２１を通して記憶保
持部分に流れ込む電流は高抵抗値の負荷素子１３０，１
３１によって制限され、また、ＦＥＴ１２２，１２３か
ら記憶保持部分に流れ込む電流はＦＥＴｌ００゜１０１
に流れ得る最大電流値より小さいため読み出し動作によ
る記憶情報の反転は起こらないようにできる。また、第
２図の回路では、書き込み直後に読み出し動作を行った
場合データ線のレベルが回復するまでに時間がかかるた
め゛読み出し時間が長くなる可能性が強いが、第１図の
回路では読み出し用と書き込み用のデータ線が分離され
ているため、書き込み直後に書き込み用データ線に大振
幅の信号が残っていても、これが読み出し時間に影響す
ることはない。

なお、負荷素子１３０，１３０は、読み出し時に寄生容
量１４５（または１４６）を充電する電流が負荷素子１
１０（または１１１）に流れ得る最大電流値より大きく
なり記憶内容を反転させないようにするために、あらか
じめ書き込み用データ８１７０，１７１をプルアップし
ておくためのものであるが、逆に負荷素子１３０，１３
１から供給される電流がＦＥＴｌ００，１０１に流れ得
る最大電流値より大きくなってメモリセルの情報を反転
させないために充分な高抵抗値となるようにする必要が
ある。また、ＦＥＴｌ００，１０１の大きさは、読み出
し時にＦＥＴ１２２，１２３を介して流れ込む読み出し
電流と、負荷素子１３０．１３１から流入する電流の他
に、寄生容量１４５，１４６が放電する時に流れる瞬時
的な電流も考慮して記憶内容が反転しないようにする必
要がある。また、負荷素子１３２，１３３は寄生容量１
４３，１４４を高速に充電するために充分な低抵抗値と
なるようにする。

第４図は、第１図の回路をさらに改良した一実施例を示
す回路図である。第４図は、第１図の回路に記憶内容に
よってオン−オフする第３および第４のＦＥＴ４０２，
４０３を付加したものであり、読み出し電流が記憶保持
用のＦＥＴ４００゜４０１には流れないようにしたもの
である。従って、ＦＥＴ４００，４０１，４０２，４０
３゜４２０．４２３−．４２２，４２３の大小関係に特
に制限はなく、４００，４０１を小さく４２０゜４２１
を大きくして書き込み動作を高速化し、かつ、４０２，
４０３，４２２，４２３を大きくして読み出し動作も高
速化することが可能である。

なお、第４図においては、ＦＥＴ４０２と４２２、また
は、ＦＥＴ４０３と４２３またはその両方にソース電極
とドレイン電極の間に２つのゲート電極を持ったいわゆ
るデュアルゲート型のＦＥＴを使用することにより効率
良くレイアウトできると共に読み出し電流をさらに大き
くして高速に読み出すこともできる。さらに、読み出し
速度はＦＥＴ４００，４０１に流れ得る最大電流値に関
係しないため、ＦＥＴ４００，４０１に対して例えば第
５図や第６図に示すようなアルファ線ソフトエラーの対
策を施して流れ得る最大電流値が小さくなっても読み出
し速度が遅くなることはない。

第５図は第４図の回路にアルファ線ソフトエラ一対策を
施した一実施例であり、ＦＥＴ４００゜４０１をそれぞ
れ直列接続されたＦＥＴ５００と５０４．５０１と５０
５に置き換えたものである。

これによって、耐ソフトエラー効果を有すると同時に、
高速で動作するメモリセルを実現することができる。

第６図の回路は第４図の回路のＦＥＴ４００゜４０１を
それぞれＦＥＴ６００と負荷素子６０４゜ＦＥＴ６０１
と負荷素子６０５、に置き換えた一実施例である。第６
図の回路はＦＥＴ６００　（または６０１）にアルファ
線が当たって瞬間的に導通しても、容量６４１（または
６４０）および６４２が負荷素子６０４（または６０５
）を介して放電する前にＦＥＴ６００　（または６０１
）が回復すればソフトエラーは起こらないようになって
いる。この場合、負荷素子６０４，６０５を付ける代わ
りに、他の手段によってＦＥＴ６００゜６０１が導通し
た時に流れる電流を制限してもよい。また、容量６４０
〜６４２が寄生容量だけでは不充分な場合には積極的に
容量素子を設ける必要があることは言までもない。さら
に、第５図の回路の記憶ノード５８０，５８１に容量を
付けて第６図の回路の効果を付加すれば、二重にソフト
エラ一対策が施されることになる。

第７図は第５図のＦＥＴ５０２と５０４゜５０３と５０
５を共通化しメモリセルの占有面積を節約した場合の一
実施例である。第７図の回路においてＦＥＴ７０２，７
０３に流れる最大電流値はＦＥＴ７２２，７２３および
ＦＥＴ７００゜７０１に流れ得る最大電流値より大きく
、またＦＥＴ７２０，７２１に流れ得る最大電流値はＦ
ＥＴ７００，７０１に流れ得る最大電流値より大きくす
れば、読み出し時に記憶内容が反転することなく、高速
な書き込みが可能で、かつ、前出願の耐ソフトエラー効
果を備えたメモリセルを実現することができる。

第８図の回路は、読み出し部分にソースフォロワを使用
した場合の一実施例である。ソースフォロワ回路では小
さなＦＥＴで低抵抗値の負荷を駆動することが可能であ
るから、読み出し用データ線８７２，８７３に付く寄生
容量が大きい時には負荷素子８３２，８３３の抵抗値を
対さくして高速化を図ることが可能である。なお、第８
図の回路においてもＦＥＴ８０２と８２２、または、Ｆ
ＥＴ８０３と８２３、またはその両方にデュアルゲート
型のＦＥＴを使用することもできる。また、第８図の回
路においても、第５図または第６図に示したようなソフ
トエラ一対策を施すこともできる。

第９図、第１０図は、それぞれ本発明の他の実施例を示
す回路図である。第９図、第１０図の回路のメモリセル
の構成は、それぞれ第１図、第４図の回路と全く同じで
あるが、ワード線およびデータ線の状態が異なる。すな
わち、ワード線を書き込み用と読み出し用の２種類に分
け、読み出し時には読み出し用のスイッチＦＥＴ９２２
゜９２３（または１０２２．１０２３）のみを導通させ
、書き込み時には書き込み用のスイッチＦＥＴ９２０，
９２１（または１０２０，１．０２１）または全てのス
イッチＦＥＴ９２０〜９２３（または１０２０〜１０２
３）を導通させるようになっている。第９図または第１
０図の回路においても、第１図または第４図の回路と同
様の効果があることや第５図〜第７図に示すソフトエラ
一対策が適用できることは明らかである。

第１１図°はレベルシフト回路を使用することによって
記憶保持用ＦＥＴをノーマリオン型とした場合の一実施
例である。第１１図の回路は第１図の回路において記憶
保持用ＦＥＴをノーマリオン型としたものであるが、こ
の置き換えは今迄に述べた全ての実施例について適用す
ることが可能である。また、今迄に述べた全ての実施例
について、ワード線の電位を適当な値に設計すればスイ
ッチＦＥＴをノーマリオン型にすることも可能である。

さらに、第８図の回路においては記憶保持用ＦＥＴ８０
０，８０１をノーマリオフ型にしたままＦ、ＥＴ８０２
，８０３をノーマリオン型にすることもできる。これに
よって、負荷素子８３２゜８３３の抵抗値をより一層小
さくして高速化を図ることも可能である。

また、以上述べた全ての実施例は両方の記憶ノードから
互いに相補な２つの信号を読み出しているが、読み出し
信号のノイズマージンが充分にあれば片方のみから読み
出すことも可能である・〔考案の効果〕 以上述べたように本発明によればメモリセルの動作を高
速化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
の回路の一例を示す回路図、第３図は従来の回路の他の
例を示す回路図、第４図〜第１１図はそれぞれ本°発明
の実施例を示す回路図である。 １００．１０１，２００，２０１，３００，３０１゜４
００．４０１，５００，５０１，６００，６０１゜７０
０．７０１，８００，８０１，９００，９０１゜１００
０、１００１．１１００．１１０１・・・記憶保持用Ｆ
ＥＴ、３０３、　４０２，４０３．　５０２．　５０３
，６０２゜６０３、　７０２．　７０３，８０２．　８
０３，１００２゜１００３・・・記憶内容によってオン
−オフする第３または第４のＦＥＴ、５０４，５０５・
・・ソフトエラ一対策用に設けた記憶保持用のＦＥＴ、
６０４，６０５・・・ソフトエラ一対策用に設けた負荷
素子、３０４゜３０５　、１１０４．１１０５・・・レ
ベルシフトダイオード、３０６．３０７・・・結合容量
用ダイオード、１１０６゜１１０７・・・結合容量用素
子、３０８，３０９・・・レベルシフト用の電流を供給
するための抵抗、１１０１１゜１１０９・・・レベルシ
フト用の電流を供給するための負荷素子、１１０，１１
１，４１０，４１１，５１０゜５１１．６１０，６１１
，７１０，７１１，８１０゜８１１、９１０．９１１．
１０１０．１０１１．１１１０゜１１１１・・・記憶保
持電流を供給するための負荷素子、２１０．２１１・・
・記憶保持電流を供給するための負荷ＦＥＴ、３１０，
３１１・・・記憶保持電流を供給するための負荷抵抗、
１２０，１２１，４２０゜４２１．５２０，５２１，６
２０，６２１，７２０゜７２１．８２０，８２１，９２
０，９２１，１０２０゜１０２１、１１２０．１１２１
・・・書き込み用のスイッチＦＥＴ、１２２．１２３，
４２２，４２３，５２２，５２３．６２２，６２３，７
２２，７２３，８２２゜８２３、９２２．９２３．１０
２２．１０２３．１１２２゜１１２３・・・読み出し用
のスイッチＦＥＴ、２２０゜２２１・・・置き込みおよ
び読み出し用のスイッチＦＥＴ、３２０，３２１・・・
書き込み用のダイオード、３２３・・・読み出し用のダ
イオード、１３０゜１３１．１３２，１３３，４３０，
４３１，４３２．４３３，５３０，５３１，５３２，５
３３゜６３０．６３１，６３２，６３３，７３０，７３
１．７３２，７３３，８３０，８３１，８３２゜８３３
、９３０．９３１．１０３０．１０３１．１１３０゜１
１３１、１１３２．１１３３・・・データ線の負荷素子
、２３０゜２３１．３３３・・・データ線の負荷ＦＥＴ
、１４０゜１４０．１４２，１４３，１４４，１４５，
１４６゜２４０．２４１，２４２，２４３，２４４，３
４０゜３４１．３４２，３４３，３４４，４４０，４４
１゜４４２．４４３，４４４，４４５，４４６・・・寄
生容量、６４０，６４１，６４２・・・寄生容量または
容量素子、１５０，１５１，１５２，１５３゜１５４．
２５０，２５１，２５２，３５０，３５４゜４５０．４
５１，４５２，４５３，４５４，５５０゜５５１．５５
２，５５３，５５４，６５０，６５１゜６５２．６５３
，６５４，７５０，７５１，７５２゜７５３．７５４，
８５０，８５１，８５２，８５３゜８５４．９５０，９
５１，９５２，１０５０，１０５１゜１０５２、１１５
０．１１５１．１１５２．１１５３．１１５４・・・高
電位側電源、１５５，２５５，４５５，５５５，６５５
゜７５５．８５５，８５．６，８５７，９５５，１０５
５゜１１５５・・・低電位側電源、３５６．１１５６・
・・レベルシフト用の電源、１６０，２６０，４６０，
５６０゜６６０．７６０，８６０．１１６０−・・読み
出しおよび書き込み用のワード線、３６０・・・低電位
側電源を兼ねるワード線、９６０，１０６０・・・書き
込み用のワード線、９６１．１０６１・・・読み出し用
のワード線、１７０．１７１，３７０，３７１，４７０
，４７１゜５７０．５７１，６７０，６７１，７，７０
，７７１゜８７０、８７１．１１７０．１１７１・・・
書き込み用のデータ線、１７２，１７３，３７３，４７
２，４７３゜５７．２，５７３，６７２，６７３，７７
２，７７３゜８７２、８７３．１１７２．１１７３・・
・読み出し用のデータ線、２７０，２７１，９７０，９
７１．１０７０゜χ　１　図 輩　２　図 遁４　図 第　７　回 ￥　３　図

Claims (1)

1. 【特許請求の範囲】 １、ドレイン電極とゲート電極を互いに交差接続された
   １対の記憶持用ＦＥＴと上記１対の記憶保持用ＦＥＴに
   電流を供給するための１対の負荷とを備えた記憶持部分
   と、互いに相補なデータ線と上記記憶保持部分との間に
   接続されワード選択信号によつてオン−オフする１対の
   スイッチＦＥＴとを備えた記憶回路において、上記１対
   のスイッチＦＥＴは情報の書き込み専用に使用するもの
   とし、これとは別に読み出しに使用するスイッチＦＥＴ
   を少なくとも１個設け、この別に設けたスイッチＦＥＴ
   はデータ線と記憶保持部分との間に接続されワード選択
   信号によつてオン−オフすることを特徴とする半導体記
   憶回路。 ２、上記互いに相補なデータ線は情報の書き込みに使用
   するものとし、これとは別に読み出しに使用するデータ
   線を少なくとも１本設け、この別に設けたデータ線は上
   記別に設けた読み出しに使用するスイッチＦＥＴに接続
   されていることを特徴とする特許請求の範囲第１項の半
   導体記憶回路。 ３、２種類のワード選択信号を用い、その内の一方は上
   記１対の書き込み専用のスイッチＦＥＴをオン−オフし
   、他方は上記別に設けた読み出しに使用するスイッチＦ
   ＥＴをオン−オフすることを特徴とする特許請求の範囲
   第１項または第２項の半導体記憶回路。 ４、記憶情報によつてオン−オフするＦＥＴを上記１対
   の記憶保持用ＦＥＴとは別に少なくとも１個設け、この
   ＦＥＴを介して上記別に設けたスイッチＦＥＴが記憶保
   持部分に接続されていることを特徴とする特許請求の範
   囲第１項、第２項または第３項の半導体記憶回路。 ５、上記記憶情報によつてオン−オフする別に設けたＦ
   ＥＴと上記別に設けたスイッチＦＥＴとでデュアルゲー
   ト型ＦＥＴを構成することを特徴とする特許請求の範囲
   第４項の半導体記憶回路。 ６、上記記憶情報によつてオン−オフする別に設けたＦ
   ＥＴがソースフォロワとして動作することを特徴とする
   特許請求の範囲第４項または第５項の半導体記憶回路。 ７、上記１対の記憶保持用ＦＥＴに流れ得る最大電流値
   が、上記１対のスイッチＦＥＴに流れ得る最大電流値よ
   り小さくなるように構成したことを特徴とする特許請求
   の範囲第１項、第２項、第３項、第４項、第５項または
   第６項の半導体記憶回路。