JPH077372B2

JPH077372B2 - アドレス割当て装置

Info

Publication number: JPH077372B2
Application number: JP2152080A
Authority: JP
Inventors: 和塙
Original assignee: ソニー・テクトロニクス株式会社
Priority date: 1990-06-11
Filing date: 1990-06-11
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPH0444148A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、中央制御装置にバスを介して接続された複数
段の周辺装置の各々に、中央制御装置によりアドレスを
割り当てるアドレス割当て装置に関する。

［従来の技術］第４図は、従来のアドレス割当て装置の構成を示すブロ
ック図である。中央制御装置２にバス12を介して複数の
周辺装置４〜10が接続されている。なお、バス12は、ア
ドレス・バス，データ・バスを含むだけでなく、その他
の信号，例えば、デコード信号やコントロール信号を伝
送するためのバスを全て含んでいるものとする。このよ
うな構成では、中央制御装置２からバス12を介して各周
辺装置４〜10の各々を個別に制御するために、中央制御
装置２から、各周辺装置４〜10に対してアドレスを割り
当てなければならない。周辺装置４〜10に対するアドレ
スの割当ては、例えば、以下に示す方法が行われてい
る。即ち、各周辺装置４〜10の各々に、ディップ・スイ
ッチ（DSW）4a〜10aを設け、これらに夫々異なる値を設
定する。周辺装置４〜10は、DSW4a〜10aに設定された値
と、中央制御装置２からのアドレス・デコード信号とを
比較する。上記DSW4a〜10aの設定値と、アドレス・デコ
ード信号とが対応した場合にのみ、その対応した当該周
辺装置へ中央制御装置２がアクセスできるようにする。
つまり、周辺装置4a〜10aのDSW4a〜10aの設定値に応じ
て、アドレスが割当てられるのである。

［発明が解決しようとする課題］しかし、上述した従来のアドレス割当て方法では、次の
問題があった。即ち、ディップ・スイッチを操作者がい
ちいち設定しなければならないため、設定操作が煩雑で
あり、このため、設定ミスが避けられない。

なお、上述した方法とは別に、周辺装置に対するアドレ
ス割当て方法が、以下のように提案されている。それ
は、例えば、VMEバス等のマルチバスを使用した方法で
あり、各バスの規格として定められているものである。
このような方法では、周辺装置に対するアドレス割当て
を自動的に行うため、上述した欠点は解消される。しか
し、この方法を実現するためには、当然、規格に定めら
れたバスを使用しなければならない。しかも、中央制御
装置が周辺装置を識別するために、複雑なハードウエア
を個々の周辺装置側に設けなければならないという欠点
があった。

従って、本発明の目的の１つは、ディップ・スイッチを
設定する等の人手による操作を必要とせずに、中央制御
装置から周辺装置へのアドレス割当てができるアドレス
割当て装置を提供することである。また、本発明の他の
目的は、アドレス割当て動作のために必要なハードウエ
ア及びその制御手順が単純なアドレス割当て装置を提供
することである。

本発明のさらに他の目的は、中央制御装置が複数の周辺
装置に夫々割り当てたアドレスを確認することができる
アドレス割当て装置を提供することである。また、本発
明の他の目的は、所定数の周辺装置が正しく接続されて
いるかを中央制御装置が確認できるアドレス割当て装置
を提供することである。

［課題を解決するための手段及びその作用］本発明のアドレス割当て装置によれば、中央制御装置14
に接続された複数の周辺装置に互いに異なるアドレスを
割当てることができるとともに、割り当てたアドレスを
確認できる。中央制御装置14は、書き込み制御信号を出
力すると共にバス13にデータ信号を出力して、複数の周
辺装置16〜22に互いに異なるデータをアドレスとして割
当てる。複数の周辺装置16〜22は、夫々次のような構成
を有する。即ち、記憶手段68は、バス13を介してその周
辺装置に対応するアドレスのデータを受け記憶する。比
較手段74には、複数の周辺装置に割り当てられたアドレ
スをデコードした対応するデコード信号が供給され、記
憶手段68に記憶されたデータと比較し対応する場合にイ
ネーブル信号を出力する。これによって、所望の周辺装
置が選択される。第１バッファ手段62は、比較手段74か
らのイネーブル信号に応じてイネーブルされて、バス13
及び周辺装置の内部バスを接続する。これによって、選
択された周辺装置内の各素子にデータが供給されるよう
になる。第２バッファ手段76は、比較手段74からのイネ
ーブル信号に応じてイネーブルされ、記憶手段68に記憶
されたデータを通過させて内部バスに送る。内部バス
は、第１バッファ手段62によってバス13に接続されるの
で、中央制御装置14はその周辺装置に割り当てたアドレ
スを呼び出し、割り当てたアドレスを確認することがで
きる。また、これによって、所定数の周辺装置が正しく
接続されているかを中央制御装置が確認できる。

［実施例］次に、本発明のアドレス割当て装置に関わる実施例を図
面を参照して説明する。

第１図は、本発明のアドレス割当て装置の構成を示すブ
ロック図である。このアドレス割当て装置は、中央制御
装置14にバス13を介して接続された複数段の周辺装置1
6,18,20,22の各々に、中央制御装置14によりアドレスを
割り当てる。バス13は、アドレス信号，データ信号，ア
ドレス・デコード信号，及びその他の制御信号を伝送す
るためのものである。なお、本明細書において、各信号
名の前に付した「／」は、当該信号がアクティブ・ロウ
の信号であることを表す。中央制御装置14は、書込み出
力端子30、イネーブル出力端子40を有している。中央制
御装置14は、書込み出力端子30及びイネーブル出力端子
40に書込み信号/A及び書込みイネーブル信号/E1を夫々
出力する。また、これと共に、各周辺装置16〜22に割り
当てるアドレスを表すデータ信号をバス13に出力する。
周辺装置16〜22の各々は、以下の端子を夫々有してい
る。即ち、中央制御装置14の書込み出力端子30に共通に
接続された書込み入力端子32,34,36,38、イネーブル入
力端子42,44,46,48、及びイネーブル出力端子50,52,54,
56である。また、周辺装置16〜22は、中央制御装置14が
周辺装置16〜22に割り当てたアドレスを記憶するための
記憶手段16a〜22aを有している。初段の周辺装置16のイ
ネーブル入力端子42は、中央制御装置14のイネーブル出
力端子40に接続されている。また、次段以降の周辺装置
18,20,22の各々のイネーブル入力端子44,46,48は、前段
の周辺装置のイネーブル出力端子50,52,54に夫々接続さ
れている。

次に、このようにして構成されたアドレス割当て装置の
動作について説明する。

まず、周辺装置16は、イネーブル入力端子42からの書込
みイネーブル信号/E1の有効期間中に書込み入力端子32
からの書込み信号/Aを受けると、中央制御装置14からバ
ス13を介して出力されたデータ信号を記憶手段16aに書
込む。このデータ信号の内容が、当該周辺装置16のアド
レスとなる。更に、周辺装置16は、上記アドレスの書込
みと共に、イネーブル入力端子42からの書込みイネーブ
ル信号/E1をイネーブル出力端子50に通過される。通過
した信号を書込みイネーブル信号/E2とする。この書込
みイネーブル信号/E2は、次段の周辺装置18のイネーブ
ル入力端子44に与える。次に、周辺装置18は、上述と同
様の書込み動作を行う。即ち、周辺装置18は、イネーブ
ル入力端子44からの書込みイネーブル信号/E2の有効期
間中に書込み入力端子34からの書込み信号/Aを受ける
と、中央制御装置14からバス13を介して出力されたデー
タ信号を記憶手段18aに書込む。このデータ信号の内容
が、当該周辺装置18のアドレスとなる。更に、周辺装置
18は、上記アドレスの書込みと共に、イネーブル入力端
子44からの書込みイネーブル信号/E2をイネーブル出力
端子52に通過させる。通過した信号を書込みイネーブル
信号/E3とする。この書込みイネーブル信号/E3は、次段
の周辺装置20のイネーブル入力端子46に与える。以下、
同様のアドレス割り当て動作を行うことにより、イネー
ブル信号/E4,/E5が、夫々周辺装置20,22から出力される
と共に、周辺装置22まで、順次、アドレスが割り当てら
れる。

次に、中央制御装置14及び周辺装置16〜22の動作につい
て、第２図に示す回路図、及びこれに対応する第３図の
タイムチャートを参照して、詳細に説明する。

第２図は、本発明の一実施例における周辺装置の一部分
を示す回路図である。なお、第２図において、第１図に
相当する部分には同一の符号を付している。複数の周辺
装置には、第２図に示す回路とほぼ同じ回路が夫々設け
られるが、ここでは簡単のため、周辺装置16の場合を例
にして説明する。バッファ60は、書込みイネーブル信号
/E1が有効時にイネーブルとなって、書込み信号/Aをア
ンド・ゲート66に与える。バス13と、周辺装置16内部の
データ・バスBDとの間の信号の授受は、バス・バッファ
62を介して行われる。バス・バッファ62は、後述のマル
チプレクサ74の出力端子Ｑからの出力信号が有効になっ
た時にイネーブルされて、データの授受が可能となる。
バッファ64には、バス13上のデータのうちの４ビット分
のデータが入力する。書込みイネーブル信号/E1によ
り、バッファ64がイネーブルされると、バッファ64を通
過した４ビットのデータは、レジスタ68の入力端子D1〜
D4に与えられる。これらのデータは、アンド・ゲート66
を通過した書込み信号/Aの立ち上がりエッジで、４ビッ
トのレジスタ68に取り込まれて、その出力端子Q1〜Q4に
アクティブ・ロウで出力される。なお、このレジスタ68
は、第１図の記憶手段16aに相当するものである。周辺
装置16のアドレスは、３ビットのデータとして、レジス
タ68に格納される。レジスタ68に書き込まれる残りの１
ビットのデータは、レジスタ68にアドレスが書き込まれ
たか、否かを示す書込み完了信号として使用する。この
書込み完了信号については、後で説明する。また、レジ
スタ68から出力された４ビットのデータは、バッファ76
を通過して周辺装置16内のデータ・バスBDに出力され
る。また、レジスタ68から出力された３ビットのアドレ
ス・データの各々は、マルチプレクサ74の制御入力端子
C0〜C2に与えられる。中央演算回路14は、複数の周辺装
置に対応するアドレスをデコーダした４個のデコード信
号DS1〜DS4をバス13を介してマルチプレクサ74に供給す
る。マルチプレクサ74は、アドレス・データとデコード
信号とを比較し、アドレス・データに対応するデコード
信号が存在するときに出力端子Ｑを選択的に有効
（「Ｌ」）にする。この出力端子Ｑの出力は、後述する
ようにイネーブル信号として機能する。デコード信号DS
1〜DS4は、メモリ空間を周辺装置の個数に合わせて均等
に４分割した例で説明すれば、選択したアドレスの最上
位２ビットを中央演算回路14がデコードすることによっ
て得られる。例えば、選択したアドレスの最上位２ビッ
トが“00"のときには、中央演算回路14はDS1を「Ｌ」に
イネーブルし、″01″のときにはDS2を「Ｌ」にイネー
ブルするというようにデコードする。この出力端子Ｑに
出力される信号が有効（「Ｌ」）になったとき、中央制
御装置14から周辺装置16が選択されたことになる。マル
チプレクサ74の出力端子Ｑから出力される信号により、
上述のバス・バッファ62がイネーブルとなる。従って、
周辺装置16の内部のデータ・バスBDと、バス13との間
で、データの授受が行われ、即ち、周辺装置16が選択さ
れることになる。マルチプレクサ74の出力信号によりイ
ネーブルされるデコーダ78は、中央制御装置14から、バ
ス13及び周辺装置16内のアドレス・バスBAを介して与え
られるアドレス信号を受ける。このアドレス信号は、上
述したメモリを４分割する例でいえば、選択したアドレ
スの最上位２ビットより下位のビットに当たる。デコー
ダ78は、受けたアドレス信号をデコードして、周辺装置
16内の各素子，例えば、バッファ，メモリ，その他の素
子等をイネーブルするイネーブル信号を出力したり、そ
の他の制御信号を出力したりする。即ち、周辺装置内の
素子の各々に対して、アドレスが割り当てられている。
なお、周辺装置16内のデータ・バスBDと同様に、周辺装
置16内のアドレス・バスBAは、図示しないバス・バッフ
ァを介してバス13に接続されている。また、これらバス
・バッファは、３ステート・バッファであるため、イネ
ーブル信号の他にも制御信号を必要とする。しかし、本
実施例では、動作上関連がないので、上記制御信号を省
略している。

次に、第３図のタイムチャートを参照して、第２図の回
路動作を説明する。

まず、中央制御装置14は、イネーブル入力端子42への書
込みイネーブル信号/E1を有効（「Ｌ」）にする（第３
図（Ａ））。この結果、バッファ60及びバッファ64がイ
ネーブルされると共に、アンド・ゲート72の入力端子の
一方が「Ｌ」となる。次に、周辺装置16に割り当てるア
ドレスを示すデータ信号をバス13に出力する。従って、
そのデータ信号は、バッファ64を通過して、レジスタ68
の入力端子に与えられる。そのアドレス信号が確定した
後（第３図（Ｃ））、中央制御装置14は、書込み信号/A
を出力する（第３図（Ｂ））。この書込み信号/Aは、イ
ネーブル状態のバッファ60及びアンド・ゲート66を通過
して、レジスタ68のクロック入力端子に印加される。こ
の結果、書込み信号/Aの立ち上がりエッジで、レジスタ
68の入力端子D1〜D4に印加されているデータは、レジス
タ68に書き込まれる。なお、この書込み動作前に行われ
る初期設定により、レジスタ68はリセットされており、
レジスタ68の出力端子Q1〜Q4は、予め、全て「Ｈ」状態
になっている。このため、上記書込み動作により、レジ
スタ68のデータ入力端子D1〜D3には、上述したようなア
ドレスを示すデータ信号が出力することになる。なお、
レジスタ68の出力端子Q4から、書込み動作が完了したこ
とを示す書込み完了信号/Bを出力させるために、データ
入力端子D4には、「Ｈ」の信号が与えられる。従って、
書込み動作の前後で、レジスタ68の出力端子Q4の状態
は、「Ｈ」から「Ｌ」に変化する。即ち、書込み完了信
号/Bの状態が、「Ｈ」ならば、書込み前を示しており、
「Ｌ」ならば、書込み後を示している。この書込み完了
信号/Bは、アンド・ゲート72の入力端子に至る。従っ
て、アンド・ゲート72の出力信号，即ち、書込みイネー
ブル信号/E2は、書込み完了信号/Bが有効（「Ｌ」）に
なると同時に、有効（「Ｌ」）になる（第３図
（Ｄ））。この書込みイネーブル信号/E2は、イネーブ
ル出力端子50を通過して、次段の周辺装置18のイネーブ
ル入力端子44に与えられる。また、上記書込み完了信号
/Bは、インバータ70を介してアンド・ゲート66に至る。
即ち、書込み完了信号/Bが有効（「Ｌ」）になると、ア
ンド・ゲート66は閉状態となるため、それ以降、バッフ
ァ60を介して入力してくる書込み信号/Aの通過を禁止す
る。このため、レジスタ68に対する再書込みは、禁止さ
れることになる。

このような動作が行われた結果、周辺装置16にアドレス
が割当てられる。更に、上述と同様の動作が、順次、周
辺装置18,20,22で行われる。その結果、第３図（Ｅ），
（Ｆ），（Ｇ）に示すように、書込みイネーブル信号/E
3,/E4,/E5が、周辺装置18,20,22のイネーブル出力端子5
2,54,56から出力される。これらの動作については、繰
り返しになるので、その説明を省略する。

上述のように、アドレス割当て動作を行うことにより、
中央制御装置14からみたアドレス・マップ上に、周辺装
置16〜22の各々を割り当てることができる。従って、中
央制御装置14からバス13を介して周辺装置16〜22へ、割
り当てたアドレスに対応するアドレス・デコード信号DS
1〜DS4を与えることにより、所望の周辺装置を選択する
ことができ、且つ、選択した周辺装置を個別に制御する
ことができる。

更に、上述のアドレス割当て動作が正確に行われたか、
否かを調べる場合は、以下のようにすればよい。即ち、
第１図でいえば、中央制御装置14から各周辺装置16〜22
に割り当てたアドレスが、各周辺装置16〜22の記憶手段
16a〜22aに格納されたことを確認すれば、アドレス割当
て動作が正確に行われたか、否かを確認できる。このこ
とを第２図を参照して説明する。即ち、選択する周辺装
置のアドレスに対応するアドレス・デコード信号DS1〜D
S4をマルチプレクサ74に供給する。供給したアドレス・
デコード信号に対応するアドレスが周辺装置16に記憶さ
れていれば、例えば、周辺装置16を選択する。これによ
り、マルチプレクサ74の出力端子Ｑの出力信号は、
「Ｌ」となり、デコーダ78をイネーブルする。このデコ
ーダ78には、バス13及び内部アドレス・バスBAを介して
選択した周辺装置内の各素子（例えば、バッファ76）に
割り当てられたアドレスが入力される。よって、デコー
ド78がイネーブルされると、バッファ76に対応するアド
レスがデコーダ78によってデコードされ、バッファ76に
出力端子Q1からイネーブル信号が供給される。もちろ
ん、他の出力端子Qxは、周辺装置内の他の素子にデコー
ド信号を供給する。これにより、レジスタ68に格納され
ているデータ，即ち、周辺装置16に割当てとアドレス
は、順次、バッファ76,周辺装置16内のデータ・バスBD,
及びバス・バッファ62を経由してバス13に出力される。
この結果、中央制御装置14は、周辺装置16に割り当てた
アドレスを読み取ることができる。マルチプレクサ74に
供給したアドレス・デコード信号に対応するアドレスが
周辺装置16に記憶されていなければ、バッファ76をイネ
ーブルする信号は発生されず、バッファ76は例えばFF・
・Ｆの様な意味のない値を出力した状態である。このよ
うにして周辺装置16から読み出したアドレスと、初めに
周辺装置16に割り当てたアドレスとを比較することによ
り、正確にアドレスの割当て動作が行われたか、否かを
確認することができる。従って、これと同様の動作を各
周辺装置18〜22に対して順次行うことにより、アドレス
割当て動作の確認ができる。なお、デコーダ78は、周辺
装置内にバッファ、メモリ等複数の素子があり、それら
に割り当てられたアドレスをデコーダするために設けら
れたものである。よって、単に各周辺装置に割り当てら
れたアドレスを確認するためだけであれば、マルチプレ
クサ74の出力端子Ｑからのイネーブル信号を直接バッフ
ァ76に供給しても良く、デコーダ78は必ずしも必要では
ない。

上述のように、アドレスの割当ての確認を行うことによ
り、何台の周辺装置からアドレスを読み出したかという
ことを計数することは容易である。このことを利用すれ
ば、以下のような利点が生じる。即ち、第１図の場合、
４個の周辺装置16〜22のうち、例えば、周辺装置20が接
続されていなかったときを考える。この場合、書込みイ
ネーブル信号は、周辺装置18までは至る。しかし、次段
に存在すべきイネーブル入力端子46及びイネーブル出力
端子54が存在しないので、書込みイネーブル信号は、周
辺装置22に入力されない。この結果、周辺装置22に対す
るアドレスの割当ては行われない。次に、上述したアド
レス割当ての確認をすると、周辺装置18までのアドレス
は読み出せるが、次段以降のアドレスは読み出せない。
従って、２個の周辺装置16,18にしかアドレス割当てが
行われていないことが、中央制御装置14により認識され
る。従って、中央制御装置14において、接続されるべき
周辺装置の個数と、アドレス割当てがなされた周辺装置
の個数とを比較すれば、所定数の周辺装置が正しく接続
されているが、否かを自動的に判断することができると
いう利点がある。

上述したように、本発明のアドレス割当て装置によれ
ば、中央制御装置14にバスを介して接続された複数段の
周辺装置16〜22の記憶手段16a〜22aの各々に、順次、ア
ドレスが書き込まれる。従って、ディップ・スイッチを
設定する等の人手による操作を必要とせずに、中央制御
装置から周辺装置へのアドレス割当てを行うことができ
る。このため、従来と違って、ディップ・スイッチの煩
雑な設定操作を必要としない。また、ディップ・スイッ
チの設定ミスによる誤動作を防止できるといった利点が
ある。

また、これらのアドレス割当て動作を実現するために必
要なハードウエアは、第２図の回路図に示すような単純
な構成により実現できる。また、そのハードウエアの制
御手順は、第３図のタイムチャートに示すように、簡単
である。

なお、第２図に示した実施例では、４ビット構成のレジ
スタ68を使用している。４ビットのうちの３ビットは、
周辺装置に割当てるアドレスを格納するために使用し
た。この理由について説明する。２ビット分あれば、４
種類のアドレスを表現することができるために、４台の
周辺装置16〜22に割り当てるアドレスを格納できるはず
である。しかし、初期設定により、レジスタ68がリセッ
トされた状態を別に示す必要がある。従って、レジスタ
68で使用するビットを１ビット増やして、３ビット分を
アドレス格納のために使用しているのである。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例にのみ限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかであ
る。

［発明の効果］以上説明したように、本発明のアドレス割当て装置によ
れば、中央制御装置に接続された複数の周辺装置に、中
央制御装置から互いに異なるアドレスを割当てることが
できるとともに、割り当てたアドレスを確認できる。即
ち、各周辺装置に割当てられたとするアドレスに対応す
るデコード信号を夫々の比較手段に供給した際に、供給
したデコード信号に対応するアドレスが割当てられてい
なければ、正しいアドレスとは異なる値が中央制御装置
に送られる。したがって、複数の周辺装置の各比較手段
に共通に供給するデコード信号を順次変化させれば、期
待するアドレスが割当てられた周辺装置の存否を調べる
ことができる。

【図面の簡単な説明】

第１図は、本発明のアドレス割当て装置の構成を示すブ
ロック図、第２図は、本発明の一実施例における周辺装
置の一部を示す回路図、第３図は、同実施例におけるア
ドレス割当て動作に対応するタイムチャート、第４図
は、従来のアドレス割当て装置の構成を示すブロック図
である。 13:バス 14:中央制御装置 16〜22:周辺装置 62:第１バッファ手段 68:記憶手段 74:マルチプレクサ 76:第２バッファ手段 BD:周辺装置の内部バス（データ・バス） BA:周辺装置の内部バス（アドレス・バス）

Claims

【特許請求の範囲】

【請求項１】書き込み制御信号を出力すると共にバスに
データ信号を出力する中央制御装置と、該中央制御装置
に上記バスを介して接続され上記書き込み制御信号に順
次応答して、互いに異なる上記データがアドレスとして
割当てられる複数の周辺装置を有するアドレス割当て装
置であって、上記複数の周辺装置の各々は、上記バスからの上記デー
タを記憶する記憶手段と、上記アドレスに対応するデコ
ード信号が供給され、上記記憶手段に記憶された上記デ
ータと比較し対応する場合にイネーブル信号を出力する
比較手段と、上記イネーブル信号に応じてイネーブルさ
れて、上記バス及び上記周辺装置の内部バスを接続する
第１バッファ手段と、上記イネーブル信号に応じてイネ
ーブルされ、上記記憶手段に記憶された上記データを通
過させて上記内部バスに送る第２バッファ手段とを具え
ることを特徴とするアドレス割当て装置。