JPH0562786B2 - - Google Patents
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- Publication number
- JPH0562786B2 JPH0562786B2 JP61166981A JP16698186A JPH0562786B2 JP H0562786 B2 JPH0562786 B2 JP H0562786B2 JP 61166981 A JP61166981 A JP 61166981A JP 16698186 A JP16698186 A JP 16698186A JP H0562786 B2 JPH0562786 B2 JP H0562786B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- devices
- comparator
- hardware
- addresses
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/063—Address space extension for I/O modules, e.g. memory mapped I/O
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔概要〕
マイクロコンピユータにより複数のＩ／Ｏ装置
を制御するシステムにおいて、通常のＩ／Ｏアド
レス空間用のアドレスデコード回路以外に、ハー
ドウエアの固有アドレスを設定する手段と、ソフ
トウエアにより、その固有アドレスを動的に選択
する手段を設けることにより、Ｉ／Ｏアドレス空
間における同一のアドレスに、多数のＩ／Ｏ装置
を接続できるようにしている。
を制御するシステムにおいて、通常のＩ／Ｏアド
レス空間用のアドレスデコード回路以外に、ハー
ドウエアの固有アドレスを設定する手段と、ソフ
トウエアにより、その固有アドレスを動的に選択
する手段を設けることにより、Ｉ／Ｏアドレス空
間における同一のアドレスに、多数のＩ／Ｏ装置
を接続できるようにしている。
本発明は、例えば金融機関向け端末装置等に用
いられるマイクロコンピユータ・システムにおい
て、Ｉ／Ｏ装置に割り当てられたアドレスをデコ
ードするＩ／Ｏアドレスデコード方式に関するも
のである。
いられるマイクロコンピユータ・システムにおい
て、Ｉ／Ｏ装置に割り当てられたアドレスをデコ
ードするＩ／Ｏアドレスデコード方式に関するも
のである。
第４図は従来方式の例を示す。
最近の金融機関向け端末装置等では、多くのオ
プシヨンＩ／Ｏ（入出力）装置が接続できるよう
になつており、これらのＩ／Ｏ装置は、端末装置
が内蔵するマイクロコンピユータによつて制御さ
れるようになつている。
プシヨンＩ／Ｏ（入出力）装置が接続できるよう
になつており、これらのＩ／Ｏ装置は、端末装置
が内蔵するマイクロコンピユータによつて制御さ
れるようになつている。
各Ｉ／Ｏ装置は、Ｉ／Ｏアドレス空間における
固有のアドレスを持ち、第４図に示すようにマイ
クロコンピユータが出力するアドレスを、Ｉ／Ｏ
装置毎のアドレスデコーダ３０によつてデコード
し、Ｉ／Ｏチツプセレクトなどの信号としてい
る。
固有のアドレスを持ち、第４図に示すようにマイ
クロコンピユータが出力するアドレスを、Ｉ／Ｏ
装置毎のアドレスデコーダ３０によつてデコード
し、Ｉ／Ｏチツプセレクトなどの信号としてい
る。
端末装置等のシステムに接続されるＩ／Ｏ装置
の数が少ない場合には問題はないが、Ｉ／Ｏ装置
の接続が多くなるにつれて、Ｉ／Ｏアドレス空間
が不足してくるため、アドレス領域の不足によつ
て、接続できるＩ／Ｏ装置が制限されるという問
題が発生している。アドレスバスにおけるアドレ
ス信号のビツト数を増やせば、アドレス空間を拡
張できるが、アドレスバスの拡張は、ハードウエ
アの大改造を伴うため困難である。
の数が少ない場合には問題はないが、Ｉ／Ｏ装置
の接続が多くなるにつれて、Ｉ／Ｏアドレス空間
が不足してくるため、アドレス領域の不足によつ
て、接続できるＩ／Ｏ装置が制限されるという問
題が発生している。アドレスバスにおけるアドレ
ス信号のビツト数を増やせば、アドレス空間を拡
張できるが、アドレスバスの拡張は、ハードウエ
アの大改造を伴うため困難である。
本発明は上記問題点の解決を図り、簡単な回路
を各Ｉ／Ｏ装置のアドレスデコード部に付加する
ことにより、実質的にＩ／Ｏ割り付け空間を大き
くする手段を提供することを目的としている。
を各Ｉ／Ｏ装置のアドレスデコード部に付加する
ことにより、実質的にＩ／Ｏ割り付け空間を大き
くする手段を提供することを目的としている。
第１図は本発明のＩ／Ｏアドレスデコード方式
の原理ブロツク図を示す。
の原理ブロツク図を示す。
第１図において、１０はＩ／Ｏアドレス空間に
割り付けられたアドレスの上位ビツトをデコード
する固定アドレスデコード回路、１１は同じＩ／
Ｏアドレス空間の範囲に割り付けられる各Ｉ／Ｏ
装置グループを選択する値が動的に設定されるソ
フトウエア用レジスタ、１２は同じＩ／Ｏアドレ
ス空間の範囲に割り付けられる各Ｉ／Ｏ装置グル
ープ毎に異なる設定値が設定されるハードウエア
固有アドレス設定部、１３はソフトウエア用レジ
スタ１１の内容とハードウエア固有アドレス設定
部１２の設定値とを比較するコンパレータ、１４
は固定アドレスデコード回路１０の出力とコンパ
レータ１３との出力の論理積をとるアンド回路、
１５はアドレスバス、１６はデータバスを表す。
割り付けられたアドレスの上位ビツトをデコード
する固定アドレスデコード回路、１１は同じＩ／
Ｏアドレス空間の範囲に割り付けられる各Ｉ／Ｏ
装置グループを選択する値が動的に設定されるソ
フトウエア用レジスタ、１２は同じＩ／Ｏアドレ
ス空間の範囲に割り付けられる各Ｉ／Ｏ装置グル
ープ毎に異なる設定値が設定されるハードウエア
固有アドレス設定部、１３はソフトウエア用レジ
スタ１１の内容とハードウエア固有アドレス設定
部１２の設定値とを比較するコンパレータ、１４
は固定アドレスデコード回路１０の出力とコンパ
レータ１３との出力の論理積をとるアンド回路、
１５はアドレスバス、１６はデータバスを表す。
固定アドレスデコード回路１０は、所定のＩ／
Ｏアドレス空間に割り付けられたＩ／Ｏ装置のア
ドレスのうち、あらかじめ定められた上位の何ビ
ツトかのアドレスをデコードする回路で、アドレ
スが一致すると“１”を出力する。
Ｏアドレス空間に割り付けられたＩ／Ｏ装置のア
ドレスのうち、あらかじめ定められた上位の何ビ
ツトかのアドレスをデコードする回路で、アドレ
スが一致すると“１”を出力する。
本発明の場合、そのアドレスの上位ビツトで表
されるＩ／Ｏアドレス空間の範囲に、複数のＩ／
Ｏ装置グループを重複して割り付けるために、例
えばデイツプスイツチ等によるハードウエア固有
アドレス設定部１２が設けられる。ハードウエア
固有アドレス設定部１２には、その重複したアド
レスに割り付けられたＩ／Ｏ装置のグループを区
別するための値が、Ｉ／Ｏ装置の設置時にセツト
される。
されるＩ／Ｏアドレス空間の範囲に、複数のＩ／
Ｏ装置グループを重複して割り付けるために、例
えばデイツプスイツチ等によるハードウエア固有
アドレス設定部１２が設けられる。ハードウエア
固有アドレス設定部１２には、その重複したアド
レスに割り付けられたＩ／Ｏ装置のグループを区
別するための値が、Ｉ／Ｏ装置の設置時にセツト
される。
マイクロコンピユータを動作させるソフトウエ
アにより、使用するＩ／Ｏ装置を選択する場合に
は、そのＩ／Ｏアドレス空間におけるアドレスを
送出する前に、データバス１６を介して、その
Ｉ／Ｏ装置グループの割り付け番号、即ち、ハー
ドウエア固有アドレス設定部１２が保持する値
を、ソフトウエア用レジスタ１１に書き込む。ソ
フトウエア用レジスタ１１に、ハードウエア固有
アドレス設定部１２が保持する値がセツトされる
と、コンパレータ１３の出力は“１”となる。
アにより、使用するＩ／Ｏ装置を選択する場合に
は、そのＩ／Ｏアドレス空間におけるアドレスを
送出する前に、データバス１６を介して、その
Ｉ／Ｏ装置グループの割り付け番号、即ち、ハー
ドウエア固有アドレス設定部１２が保持する値
を、ソフトウエア用レジスタ１１に書き込む。ソ
フトウエア用レジスタ１１に、ハードウエア固有
アドレス設定部１２が保持する値がセツトされる
と、コンパレータ１３の出力は“１”となる。
以後、従来と同様にアドレスバス１５を介し
て、そのＩ／Ｏ装置にアクセスすると、固定アド
レスデコード回路１０によるデコード結果と、コ
ンパレータ１３の出力とが、共に“１”であるの
で、アンド回路１４の出力は“１”となる。これ
をＩ／Ｏ装置グループを選択するＩ／Ｏグループ
セレクト信号とすることにより、所望するＩ／Ｏ
装置にアクセスすることができることとなる。
て、そのＩ／Ｏ装置にアクセスすると、固定アド
レスデコード回路１０によるデコード結果と、コ
ンパレータ１３の出力とが、共に“１”であるの
で、アンド回路１４の出力は“１”となる。これ
をＩ／Ｏ装置グループを選択するＩ／Ｏグループ
セレクト信号とすることにより、所望するＩ／Ｏ
装置にアクセスすることができることとなる。
第２図は本発明の作用を説明するための図であ
る。
る。
例えば、1000番地（16進数）から10FF番地ま
でのＩ／Ｏアドレス空間を考える。Ｉ／Ｏ装置Ａ
１，Ａ２，…のグループについては、第１図に示
すハードウエア固有アドレス設定部１２の設定値
を予め“00”とする。Ｉ／Ｏ装置Ｂ１，Ｂ２，…
のグループについては、ハードウエア固有アドレ
ス設定部１２の設定値を“01”とする。また他の
Ｉ／Ｏ装置Ｃ１，Ｃ２，…のグループについて
は、ハードウエア固有アドレス設定部１２の設定
値を“02”とする。なお、同じグループのＩ／Ｏ
装置（Ａ１，Ａ２，…）、（Ｂ１，Ｂ２，…）、（Ｃ
１，Ｃ２，…）の各アドレスは、グループ内では
各々重複しないものとする。
でのＩ／Ｏアドレス空間を考える。Ｉ／Ｏ装置Ａ
１，Ａ２，…のグループについては、第１図に示
すハードウエア固有アドレス設定部１２の設定値
を予め“00”とする。Ｉ／Ｏ装置Ｂ１，Ｂ２，…
のグループについては、ハードウエア固有アドレ
ス設定部１２の設定値を“01”とする。また他の
Ｉ／Ｏ装置Ｃ１，Ｃ２，…のグループについて
は、ハードウエア固有アドレス設定部１２の設定
値を“02”とする。なお、同じグループのＩ／Ｏ
装置（Ａ１，Ａ２，…）、（Ｂ１，Ｂ２，…）、（Ｃ
１，Ｃ２，…）の各アドレスは、グループ内では
各々重複しないものとする。
ソフトウエア用レジスタ１１に、ソフトウエア
により“00”を書き込めば、1000番地から10FF
番地までのアドレスに対し、Ｉ／Ｏ装置Ａ１，Ａ
２，…のグループが選択されることになる。ま
た、ソフトウエア用レジスタ１１に“01”を書き
込めば、Ｉ／Ｏ装置Ｂ１，Ｂ２，…のグループが
選択される。同様に“02”により、Ｉ／Ｏ装置Ｃ
１，Ｃ２，…のグループが選択される。
により“00”を書き込めば、1000番地から10FF
番地までのアドレスに対し、Ｉ／Ｏ装置Ａ１，Ａ
２，…のグループが選択されることになる。ま
た、ソフトウエア用レジスタ１１に“01”を書き
込めば、Ｉ／Ｏ装置Ｂ１，Ｂ２，…のグループが
選択される。同様に“02”により、Ｉ／Ｏ装置Ｃ
１，Ｃ２，…のグループが選択される。
以上のように、1000番地から10FF番地までを
多重化して使用できるので、アドレスバスを拡張
することなく、実質的にＩ／Ｏアドレスを割り付
ける空間を拡大できることとなる。
多重化して使用できるので、アドレスバスを拡張
することなく、実質的にＩ／Ｏアドレスを割り付
ける空間を拡大できることとなる。
第３図は本発明の一実施例を示している。
第３図において、１０Ａ，１０Ｂは上位アドレ
スデコーダであつて、第１図に示す固定アドレス
デコード回路１０に相当するものである。１１
Ａ，１１Ｂは第１図図示ソフトウエア用レジスタ
１１である。また、１３Ａ，１３Ｂおよび１４
Ａ，１４Ｂは、それぞれ第１図図示コンパレータ
１３およびアンド回路１４に対応する。
スデコーダであつて、第１図に示す固定アドレス
デコード回路１０に相当するものである。１１
Ａ，１１Ｂは第１図図示ソフトウエア用レジスタ
１１である。また、１３Ａ，１３Ｂおよび１４
Ａ，１４Ｂは、それぞれ第１図図示コンパレータ
１３およびアンド回路１４に対応する。
２０Ａ，２０Ｂは、各Ｉ／Ｏ装置毎または各
Ｉ／Ｏ装置のグループ毎に設けられるＩ／Ｏアド
レスデコード回路である。２１Ａ，２１Ｂはソフ
トウエア用レジスタ１１Ａ，１１Ｂに割り付けら
れたアドレスをデコードするアドレスデコーダで
ある。２２Ａ，２２Ｂはデイツプスイツチであつ
て、第１図に示すハードウエア固有アドレス設定
部１２に相当する。
Ｉ／Ｏ装置のグループ毎に設けられるＩ／Ｏアド
レスデコード回路である。２１Ａ，２１Ｂはソフ
トウエア用レジスタ１１Ａ，１１Ｂに割り付けら
れたアドレスをデコードするアドレスデコーダで
ある。２２Ａ，２２Ｂはデイツプスイツチであつ
て、第１図に示すハードウエア固有アドレス設定
部１２に相当する。
２３Ａ，２４Ａおよび２３Ｂ，２４Ｂは、それ
ぞれアドレスバス１５の下位ビツトをデコードす
る下位アドレスデコーダである。
ぞれアドレスバス１５の下位ビツトをデコードす
る下位アドレスデコーダである。
デイツプスイツチ２２Ａは、Ｉ／Ｏアドレスデ
コード回路２０Ａを有するＩ／Ｏ装置を接続する
ときに、例えば常に“00”の値を出力するように
セツトされる。一方、デイツプスイツチ２２Ｂに
は、“01”がセツトされる。
コード回路２０Ａを有するＩ／Ｏ装置を接続する
ときに、例えば常に“00”の値を出力するように
セツトされる。一方、デイツプスイツチ２２Ｂに
は、“01”がセツトされる。
ソフトウエア用レジスタ１１Ａおよびソフトウ
エア用レジスタ１１Ｂは、同じアドレスを持つ。
即ち、アドレスデコーダ２１Ａ、アドレスデコー
ダ２１Ｂは、同じアドレスをデコードする。
エア用レジスタ１１Ｂは、同じアドレスを持つ。
即ち、アドレスデコーダ２１Ａ、アドレスデコー
ダ２１Ｂは、同じアドレスをデコードする。
図示省略したマイクロコンピユータが、アドレ
スバス１５により、ソフトウエア用レジスタ１１
Ａ，１１Ｂのアドレスを指定し、データバス１６
を介して“00”を書き込むと、コンパレータ１３
Ａの出力が、“１”になる。また、そのアドレス
を指定し、“01”を書き込むと、コンパレータ１
３Ａの出力が“０”になり、コンパレータ１３Ｂ
の出力が、“１”に切り換わる。
スバス１５により、ソフトウエア用レジスタ１１
Ａ，１１Ｂのアドレスを指定し、データバス１６
を介して“00”を書き込むと、コンパレータ１３
Ａの出力が、“１”になる。また、そのアドレス
を指定し、“01”を書き込むと、コンパレータ１
３Ａの出力が“０”になり、コンパレータ１３Ｂ
の出力が、“１”に切り換わる。
上位アドレスデコーダ１０Ａ，１０Ｂは、それ
ぞれアドレスバス１５の上位８ビツトを同じくデ
コードするが、コンパレータ１３Ａ，１３Ｂの出
力が異なるので、アンド回路１４Ａ，１４Ｂの出
力が、共に“１”になることはない。
ぞれアドレスバス１５の上位８ビツトを同じくデ
コードするが、コンパレータ１３Ａ，１３Ｂの出
力が異なるので、アンド回路１４Ａ，１４Ｂの出
力が、共に“１”になることはない。
アンド回路１４Ａの出力が“１”になつたと
き、下位アドレスデコーダ２３Ａ，２４Ａは、ア
ドレスバス１５の例えば下位８ビツトをデコード
し、内部のＩ／Ｏアドレスをそれぞれ識別する。
き、下位アドレスデコーダ２３Ａ，２４Ａは、ア
ドレスバス１５の例えば下位８ビツトをデコード
し、内部のＩ／Ｏアドレスをそれぞれ識別する。
下位アドレスデコーダ２３Ｂ，２４Ｂは、アン
ド回路１４Ｂの出力が“１”になつたとき、Ｉ／
Ｏアドレスデコード回路２０Ｂに属する内部の
Ｉ／Ｏアドレスをそれぞれ識別する。
ド回路１４Ｂの出力が“１”になつたとき、Ｉ／
Ｏアドレスデコード回路２０Ｂに属する内部の
Ｉ／Ｏアドレスをそれぞれ識別する。
以上説明したように、本発明によれば、簡単な
回路を付加することにより、同じＩ／Ｏアドレス
空間に、複数の異なるＩ／Ｏ装置を割り付けるこ
とができるので、アドレス領域の不足により装置
の接続が制限されるという問題を解決することが
できる。
回路を付加することにより、同じＩ／Ｏアドレス
空間に、複数の異なるＩ／Ｏ装置を割り付けるこ
とができるので、アドレス領域の不足により装置
の接続が制限されるという問題を解決することが
できる。
第１図は本発明の原理ブロツク図、第２図は本
発明の作用説明図、第３図は本発明の一実施例、
第４図は従来方式の例を示す。 図中、１０は固定アドレスデコード回路、１１
はソフトウエア用レジスタ、１２はハードウエア
固有アドレス設定部、１３はコンパレータ、１４
はアンド回路、１５はアドレスバス、１６はデー
タバスを表す。
発明の作用説明図、第３図は本発明の一実施例、
第４図は従来方式の例を示す。 図中、１０は固定アドレスデコード回路、１１
はソフトウエア用レジスタ、１２はハードウエア
固有アドレス設定部、１３はコンパレータ、１４
はアンド回路、１５はアドレスバス、１６はデー
タバスを表す。
Claims (1)
- 【特許請求の範囲】 １ マイクロコンピユータにより複数のＩ／Ｏ装
置を制御するシステムにおいて、 同じＩ／Ｏアドレス空間の範囲に割り付けられ
るＩ／Ｏ装置のグループ毎に異なる設定値が設定
されるハードウエア固有アドレス設定手段１２
と、 上記マイクロコンピユータにより、上記Ｉ／Ｏ
装置のグループ毎の異なる設定値に対応する値が
データバスを介して動的に設定されるソフトウエ
ア用レジスタ１１と、 上記ハードウエア固有アドレス設定手段１２が
保持する設定値と上記ソフトウエア用レジスタ１
１に設定された値とを比較するコンパレータ１３
と、 上記Ｉ／Ｏアドレス空間の範囲に割り付けられ
たアドレスをデコードする固定アドレスデコード
回路１０と、 上記コンパレータ１３による比較結果および上
記固定アドレスデコード回路１０によるデコード
結果に基づいて、上記Ｉ／Ｏ装置の１つを選択す
る信号を出力する手段１４とを備えたことを特徴
とするＩ／Ｏ装置アドレスデコード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698186A JPS6324343A (ja) | 1986-07-16 | 1986-07-16 | Ｉ／ｏアドレスデコ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698186A JPS6324343A (ja) | 1986-07-16 | 1986-07-16 | Ｉ／ｏアドレスデコ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324343A JPS6324343A (ja) | 1988-02-01 |
| JPH0562786B2 true JPH0562786B2 (ja) | 1993-09-09 |
Family
ID=15841189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16698186A Granted JPS6324343A (ja) | 1986-07-16 | 1986-07-16 | Ｉ／ｏアドレスデコ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324343A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253460A (ja) * | 1989-03-28 | 1990-10-12 | Nec Eng Ltd | 制御システム |
| US5561821A (en) * | 1993-10-29 | 1996-10-01 | Advanced Micro Devices | System for performing I/O access and memory access by driving address of DMA configuration registers and memory address stored therein respectively on local bus |
| JPH07183926A (ja) * | 1993-12-24 | 1995-07-21 | Uchu Tsushin Kiso Gijutsu Kenkyusho:Kk | Ｑｐｓｋプリアンブル信号発生器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223831A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | 入出力機器選択方式 |
| JPS60122449A (ja) * | 1983-12-07 | 1985-06-29 | Mitsubishi Electric Corp | アドレス可変方式の入出力制御装置 |
-
1986
- 1986-07-16 JP JP16698186A patent/JPS6324343A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324343A (ja) | 1988-02-01 |
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