JPH077407A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH077407A JPH077407A JP5020166A JP2016693A JPH077407A JP H077407 A JPH077407 A JP H077407A JP 5020166 A JP5020166 A JP 5020166A JP 2016693 A JP2016693 A JP 2016693A JP H077407 A JPH077407 A JP H077407A
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- semiconductor integrated
- ground
- integrated circuit
- circuit device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Abstract
(57)【要約】
【目的】 ＰＥＣＬレベルの信号をＴＴＬレベルの信号
に変換する半導体集積回路装置に関し、グランドレベル
におけるノイズの影響を低減し、誤動作を生じさせるこ
とのない半導体集積回路装置の提供を目的とする。 【構成】 第１の回路１が接続され、ノイズによりレベ
ルが変動し得る第１のグランドGND1と、該第１の回路に
出力Ｎ1 が供給される第２の回路２が接続され、レベル
が安定している第２のグランドGND2とを具備する半導体
集積回路装置であって、前記第２のグランドGND2のレベ
ルを基準として前記第１のグランドGND1におけるレベル
変動を検出するレベル変動検出手段３と、該レベル変動
検出手段３により検出されたレベル変動値を打ち消すよ
うに前記第２の回路の出力Ｎ1 のレベルを制御するレベ
ル制御手段４とを具備するように構成する。
に変換する半導体集積回路装置に関し、グランドレベル
におけるノイズの影響を低減し、誤動作を生じさせるこ
とのない半導体集積回路装置の提供を目的とする。 【構成】 第１の回路１が接続され、ノイズによりレベ
ルが変動し得る第１のグランドGND1と、該第１の回路に
出力Ｎ1 が供給される第２の回路２が接続され、レベル
が安定している第２のグランドGND2とを具備する半導体
集積回路装置であって、前記第２のグランドGND2のレベ
ルを基準として前記第１のグランドGND1におけるレベル
変動を検出するレベル変動検出手段３と、該レベル変動
検出手段３により検出されたレベル変動値を打ち消すよ
うに前記第２の回路の出力Ｎ1 のレベルを制御するレベ
ル制御手段４とを具備するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、ＰＥＣＬ(Pseudo Emitter Coupled Logic)レ
ベルの信号をＴＴＬレベルの信号に変換する半導体集積
回路装置に関する。近年、ＥＣＬ回路として、同一電源
を使用してＥＣＬ(PECL)レベルの信号をＴＴＬレベルに
変換することができるＰＥＣＬ回路（疑似ＥＣＬ回路）
が利用されて来ている。そして、ＰＥＣＬレベルの信号
をＴＴＬレベルの信号に変換する半導体集積回路装置に
おいて、グランドレベルのゆらぎ（ノイズ）により、変
換されたＴＴＬレベルの出力信号が変化して、次段の回
路等が誤動作することがあった。そこで、グランドレベ
ルにおけるノイズの影響を低減し、誤動作を生じさせる
ことのない半導体集積回路装置の提供が要望されてい
る。
し、特に、ＰＥＣＬ(Pseudo Emitter Coupled Logic)レ
ベルの信号をＴＴＬレベルの信号に変換する半導体集積
回路装置に関する。近年、ＥＣＬ回路として、同一電源
を使用してＥＣＬ(PECL)レベルの信号をＴＴＬレベルに
変換することができるＰＥＣＬ回路（疑似ＥＣＬ回路）
が利用されて来ている。そして、ＰＥＣＬレベルの信号
をＴＴＬレベルの信号に変換する半導体集積回路装置に
おいて、グランドレベルのゆらぎ（ノイズ）により、変
換されたＴＴＬレベルの出力信号が変化して、次段の回
路等が誤動作することがあった。そこで、グランドレベ
ルにおけるノイズの影響を低減し、誤動作を生じさせる
ことのない半導体集積回路装置の提供が要望されてい
る。
【０００２】
【従来の技術】図８は従来の半導体集積回路装置の一例
を示す回路図である。同図において、参照符号101 はＴ
ＴＬレベル出力回路を示し、102 はＰＥＣＬ差動回路を
示している。さらに、参照符号Ｐ1,Ｐ2,Ｐ3,Ｐ4,Ｐ5
は、ＩＣパッケージ（半導体集積回路装置）におけるパ
ッドを示し、また、Ｌ1,Ｌ2,Ｌ3,Ｌ4,Ｌ5 は、各パッド
Ｐ1 〜Ｐ5 においてパッケージのリードフレームおよび
ボンディングワイヤ等が有するインダクタンス成分を示
している。ここで、参照符号GND1はＴＴＬレベル出力回
路101 におけるグランドを示し、また、GND2はＰＥＣＬ
差動回路102 におけるグランドを示している。そして、
これらのグランドGND1およびGND2は、ＩＣチップ内部に
おいて電気的に分離されており、インダクタンスＬ3,Ｌ
4 およびパッドＰ3,Ｐ4 を介して該ＩＣチップ外部にお
いて共通のグランドGND に接続されている。同様に、参
照符号Ｖcc1 はＴＴＬレベル出力回路101 における電源
を示し、また、Ｖcc2 はＰＥＣＬ差動回路102 における
電源を示している。そして、これらの電源Ｖcc1 および
Ｖcc2 は、ＩＣチップ内部において電気的に分割されて
おり、インダクタンスＬ1,Ｌ2 およびパッドＰ1,Ｐ2 を
介して該ＩＣチップ外部において共通の電源Ｖccに接続
されている。
を示す回路図である。同図において、参照符号101 はＴ
ＴＬレベル出力回路を示し、102 はＰＥＣＬ差動回路を
示している。さらに、参照符号Ｐ1,Ｐ2,Ｐ3,Ｐ4,Ｐ5
は、ＩＣパッケージ（半導体集積回路装置）におけるパ
ッドを示し、また、Ｌ1,Ｌ2,Ｌ3,Ｌ4,Ｌ5 は、各パッド
Ｐ1 〜Ｐ5 においてパッケージのリードフレームおよび
ボンディングワイヤ等が有するインダクタンス成分を示
している。ここで、参照符号GND1はＴＴＬレベル出力回
路101 におけるグランドを示し、また、GND2はＰＥＣＬ
差動回路102 におけるグランドを示している。そして、
これらのグランドGND1およびGND2は、ＩＣチップ内部に
おいて電気的に分離されており、インダクタンスＬ3,Ｌ
4 およびパッドＰ3,Ｐ4 を介して該ＩＣチップ外部にお
いて共通のグランドGND に接続されている。同様に、参
照符号Ｖcc1 はＴＴＬレベル出力回路101 における電源
を示し、また、Ｖcc2 はＰＥＣＬ差動回路102 における
電源を示している。そして、これらの電源Ｖcc1 および
Ｖcc2 は、ＩＣチップ内部において電気的に分割されて
おり、インダクタンスＬ1,Ｌ2 およびパッドＰ1,Ｐ2 を
介して該ＩＣチップ外部において共通の電源Ｖccに接続
されている。
【０００３】ＴＴＬレベル出力回路101 は、ショットキ
ーバリアダイオード（ＳＢＤ）付きＮＰＮ型バイポーラ
トランジスタQ111,Q112,Q113,Q114 および抵抗R111,R11
2,R113を備え、また、ＰＥＣＬ差動回路102 は、ＮＰＮ
型バイポーラトランジスタQ121,Q122,Q123,Q124 および
抵抗R121,R122 を備えている。ここで、ＰＥＣＬ差動回
路102 において、トランジスタQ121およびQ122のベース
は、ＰＥＣＬレベルの差動信号が入力される差動入力端
子IN101 およびIN102 を構成しており、また、トランジ
スタQ123およびQ124は、カレントミラー回路を構成して
いる。
ーバリアダイオード（ＳＢＤ）付きＮＰＮ型バイポーラ
トランジスタQ111,Q112,Q113,Q114 および抵抗R111,R11
2,R113を備え、また、ＰＥＣＬ差動回路102 は、ＮＰＮ
型バイポーラトランジスタQ121,Q122,Q123,Q124 および
抵抗R121,R122 を備えている。ここで、ＰＥＣＬ差動回
路102 において、トランジスタQ121およびQ122のベース
は、ＰＥＣＬレベルの差動信号が入力される差動入力端
子IN101 およびIN102 を構成しており、また、トランジ
スタQ123およびQ124は、カレントミラー回路を構成して
いる。
【０００４】図９は図８の半導体集積回路装置における
各点の波形を示す図である。ＰＥＣＬ差動回路102 は、
差動入力端子IN101 およびIN102 に供給されたＰＥＣＬ
レベルの信号を一旦電流に変換し、該変換された電流お
よび抵抗R122による電圧降下でノードＮ101 のレベルを
決定する。さらに、ノードＮ101 のレベルは、ＴＴＬレ
ベル出力回路101 のトランジスタQ111を駆動し、出力OU
T から出力されるＴＴＬレベルの信号を制御するように
なっている。具体的に、トランジスタQ111のベース−エ
ミッタ間電圧をＶBE111 とし、トランジスタQ114のベー
ス−エミッタ間電圧をＶBE114 として、ノードＮ101 の
電位Ｖ101 が、Ｖ101 ＞ＶBE111 ＋ＶBE114 を満足すれ
ば、出力OUT は低レベル“Ｌ(VOL)"となり、逆に、Ｖ10
1 ＜ＶBE111 ＋ＶBE114 を満足すれば、出力OUT は高レ
ベル“Ｈ(VOH)"となる。ここで、入力端子IN101 および
IN102 に印加される信号は、ＰＥＣＬレベルの電圧(VI
H, VIL)となっており、また、出力OUT から出力される
信号はＴＴＬレベルの電圧(VOH, VOL)となっている。
各点の波形を示す図である。ＰＥＣＬ差動回路102 は、
差動入力端子IN101 およびIN102 に供給されたＰＥＣＬ
レベルの信号を一旦電流に変換し、該変換された電流お
よび抵抗R122による電圧降下でノードＮ101 のレベルを
決定する。さらに、ノードＮ101 のレベルは、ＴＴＬレ
ベル出力回路101 のトランジスタQ111を駆動し、出力OU
T から出力されるＴＴＬレベルの信号を制御するように
なっている。具体的に、トランジスタQ111のベース−エ
ミッタ間電圧をＶBE111 とし、トランジスタQ114のベー
ス−エミッタ間電圧をＶBE114 として、ノードＮ101 の
電位Ｖ101 が、Ｖ101 ＞ＶBE111 ＋ＶBE114 を満足すれ
ば、出力OUT は低レベル“Ｌ(VOL)"となり、逆に、Ｖ10
1 ＜ＶBE111 ＋ＶBE114 を満足すれば、出力OUT は高レ
ベル“Ｈ(VOH)"となる。ここで、入力端子IN101 および
IN102 に印加される信号は、ＰＥＣＬレベルの電圧(VI
H, VIL)となっており、また、出力OUT から出力される
信号はＴＴＬレベルの電圧(VOH, VOL)となっている。
【０００５】
【発明が解決しようとする課題】図１０は図８の回路を
複数搭載した半導体集積回路装置の一例を示す回路図で
ある。図１０に示す半導体集積回路装置は前述した図８
に示す回路を２組設けて構成したものであり、参照符号
201 および301 は図８におけるＴＴＬレベル出力回路10
1 に対応し、また、202 および302 は図８におけるＰＥ
ＣＬ差動回路102 に対応している。すなわち、図１０に
おける入力端子IN201,IN202; IN301,302、トランジスタ
Q211〜Q214; Q311〜Q314並びにQ221〜Q224; Q321〜Q32
4、および、抵抗R211〜R213; R311〜R313並びにR221,R2
22; R321,R322は、それぞれ図８における入力端子IN10
1,IN102 、トランジスタQ111〜Q114並びにQ121〜Q124、
および、抵抗R111〜R113並びにR111,R112 に対応してい
る。ここで、図１０に示す半導体集積回路装置（ＩＣパ
ッケージ）は、図８に示す回路を２組設けて構成されて
いるが、実際の半導体集積回路装置は、より多くの回路
により構成されているのはいうまでもない。
複数搭載した半導体集積回路装置の一例を示す回路図で
ある。図１０に示す半導体集積回路装置は前述した図８
に示す回路を２組設けて構成したものであり、参照符号
201 および301 は図８におけるＴＴＬレベル出力回路10
1 に対応し、また、202 および302 は図８におけるＰＥ
ＣＬ差動回路102 に対応している。すなわち、図１０に
おける入力端子IN201,IN202; IN301,302、トランジスタ
Q211〜Q214; Q311〜Q314並びにQ221〜Q224; Q321〜Q32
4、および、抵抗R211〜R213; R311〜R313並びにR221,R2
22; R321,R322は、それぞれ図８における入力端子IN10
1,IN102 、トランジスタQ111〜Q114並びにQ121〜Q124、
および、抵抗R111〜R113並びにR111,R112 に対応してい
る。ここで、図１０に示す半導体集積回路装置（ＩＣパ
ッケージ）は、図８に示す回路を２組設けて構成されて
いるが、実際の半導体集積回路装置は、より多くの回路
により構成されているのはいうまでもない。
【０００６】図１１は図１０の半導体集積回路装置にお
ける問題点を説明するための波形図である。同図に示さ
れるように、上述した半導体集積回路装置において、例
えば、パッドＰ15を介して出力される第１の出力OUT1が
高レベル“Ｈ”を保持している状態において、パッドＰ
16を介して出力される第２の出力OUT2が高レベル“Ｈ”
から低レベル“Ｌ”に変化する場合、第１の出力OUT1に
ひげが生じるという問題がある。すなわち、第２の出力
OUT2が高レベル“Ｈ”から低レベル“Ｌ”に変化する場
合、ＴＴＬレベル出力回路301 のグランド（第１のグラ
ンド) GND1のレベルは、インダクタンス成分Ｌ14等の影
響により、本来の０ボルトに対して負方向にＶn ボル
ト, 正方向にＶp ボルト変動して、第１の出力OUT1にひ
げが生じることになる。ここで、ＰＥＣＬ差動回路202,
302 のグランド（第２のグランド)GND2 は、ＩＣチップ
内部では第１のグランドGND1と分離され、ＩＣチップ外
部でグランドGND に共通接続されるようになっているた
め、図１１に示されるように、該第２のグランドGND2の
レベルは安定しており、ノードＮ201(Ｎ301)の電位も安
定している。
ける問題点を説明するための波形図である。同図に示さ
れるように、上述した半導体集積回路装置において、例
えば、パッドＰ15を介して出力される第１の出力OUT1が
高レベル“Ｈ”を保持している状態において、パッドＰ
16を介して出力される第２の出力OUT2が高レベル“Ｈ”
から低レベル“Ｌ”に変化する場合、第１の出力OUT1に
ひげが生じるという問題がある。すなわち、第２の出力
OUT2が高レベル“Ｈ”から低レベル“Ｌ”に変化する場
合、ＴＴＬレベル出力回路301 のグランド（第１のグラ
ンド) GND1のレベルは、インダクタンス成分Ｌ14等の影
響により、本来の０ボルトに対して負方向にＶn ボル
ト, 正方向にＶp ボルト変動して、第１の出力OUT1にひ
げが生じることになる。ここで、ＰＥＣＬ差動回路202,
302 のグランド（第２のグランド)GND2 は、ＩＣチップ
内部では第１のグランドGND1と分離され、ＩＣチップ外
部でグランドGND に共通接続されるようになっているた
め、図１１に示されるように、該第２のグランドGND2の
レベルは安定しており、ノードＮ201(Ｎ301)の電位も安
定している。
【０００７】具体的に、第１の出力OUT1が高レベル
“Ｈ" (TTLレベルの高レベル"VOH")となる条件は、トラ
ンジスタQ211のベース−エミッタ間電圧をＶBE211 と
し、トランジスタQ214のベース−エミッタ間電圧をＶBE
214 として、ノードＮ201 の電位Ｖ201 が、Ｖ201 ＜Ｖ
BE211 ＋ＶBE214 …… (1)である。これは、ＴＴＬレベ
ル出力回路201 のグランドGND1が０ボルトに安定してい
る場合であり、上述したように、第２の出力OUT2が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化してＴＴＬレベル
出力回路201 のグランドGND1と共通接続されているＴＴ
Ｌレベル出力回路301のグランド（第１のグランド)GND1
が変動すると、上記の条件式(1) は、例えば、Ｖ201
＜ＶBE211 ＋ＶBE214 ＋Ｖn …… (2)となり、負の変動
電圧Ｖn によっては、不等号が逆転して、Ｖ201 ＞ＶBE
211 ＋ＶBE214 ＋Ｖn …… (3)となることがある。この
ように、負の変動電圧Ｖn により不等式(3) が成立する
と、第１の出力OUT1に負方向のひげが生じることにな
る。
“Ｈ" (TTLレベルの高レベル"VOH")となる条件は、トラ
ンジスタQ211のベース−エミッタ間電圧をＶBE211 と
し、トランジスタQ214のベース−エミッタ間電圧をＶBE
214 として、ノードＮ201 の電位Ｖ201 が、Ｖ201 ＜Ｖ
BE211 ＋ＶBE214 …… (1)である。これは、ＴＴＬレベ
ル出力回路201 のグランドGND1が０ボルトに安定してい
る場合であり、上述したように、第２の出力OUT2が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化してＴＴＬレベル
出力回路201 のグランドGND1と共通接続されているＴＴ
Ｌレベル出力回路301のグランド（第１のグランド)GND1
が変動すると、上記の条件式(1) は、例えば、Ｖ201
＜ＶBE211 ＋ＶBE214 ＋Ｖn …… (2)となり、負の変動
電圧Ｖn によっては、不等号が逆転して、Ｖ201 ＞ＶBE
211 ＋ＶBE214 ＋Ｖn …… (3)となることがある。この
ように、負の変動電圧Ｖn により不等式(3) が成立する
と、第１の出力OUT1に負方向のひげが生じることにな
る。
【０００８】ここで、グランドGND1の変動電圧Ｖn(Ｖp)
は、ＴＴＬ出力における負荷容量の値が大きいほど大き
くなり、また、同時に変化するＴＴＬ出力の数が多いほ
ど大きくなる。従って、例えば、次段に接続される回路
の入力容量および配線容量等が大きいほど、或いは、同
一のグランド（第１のグランド)GND1 に接続されるＴＴ
Ｌレベル出力回路の数が多いほど、上述した誤動作の問
題が生じ易くなる。
は、ＴＴＬ出力における負荷容量の値が大きいほど大き
くなり、また、同時に変化するＴＴＬ出力の数が多いほ
ど大きくなる。従って、例えば、次段に接続される回路
の入力容量および配線容量等が大きいほど、或いは、同
一のグランド（第１のグランド)GND1 に接続されるＴＴ
Ｌレベル出力回路の数が多いほど、上述した誤動作の問
題が生じ易くなる。
【０００９】本発明は、上述した従来の半導体集積回路
装置が有する課題に鑑み、グランドレベルにおけるノイ
ズの影響を低減し、誤動作を生じさせることのない半導
体集積回路装置の提供を目的とする。
装置が有する課題に鑑み、グランドレベルにおけるノイ
ズの影響を低減し、誤動作を生じさせることのない半導
体集積回路装置の提供を目的とする。
【００１０】
【課題を解決するための手段】図１は本発明に係る半導
体集積回路装置の原理を示すブロック回路図である。本
発明によれば、第１の回路１が接続され、ノイズにより
レベルが変動し得る第１のグランドGND1と、該第１の回
路に出力Ｎ1 が供給される第２の回路２が接続され、レ
ベルが安定している第２のグランドGND2とを具備する半
導体集積回路装置であって、前記第２のグランドGND2の
レベルを基準として前記第１のグランドGND1におけるレ
ベル変動を検出するレベル変動検出手段３と、該レベル
変動検出手段３により検出されたレベル変動値を打ち消
すように前記第２の回路の出力Ｎ1 のレベルを制御する
レベル制御手段４とを具備することを特徴とする半導体
集積回路装置が提供される。
体集積回路装置の原理を示すブロック回路図である。本
発明によれば、第１の回路１が接続され、ノイズにより
レベルが変動し得る第１のグランドGND1と、該第１の回
路に出力Ｎ1 が供給される第２の回路２が接続され、レ
ベルが安定している第２のグランドGND2とを具備する半
導体集積回路装置であって、前記第２のグランドGND2の
レベルを基準として前記第１のグランドGND1におけるレ
ベル変動を検出するレベル変動検出手段３と、該レベル
変動検出手段３により検出されたレベル変動値を打ち消
すように前記第２の回路の出力Ｎ1 のレベルを制御する
レベル制御手段４とを具備することを特徴とする半導体
集積回路装置が提供される。
【００１１】
【作用】本発明の半導体集積回路装置によれば、レベル
変動検出手段３は、レベルが安定している第２のグラン
ドGND2のレベルを基準として、ノイズによりレベルが変
動し得る第１のグランドGND1におけるレベル変動を検出
し、また、レベル制御手段４は、レベル変動検出手段３
により検出されたレベル変動値を打ち消すように第２の
回路の出力Ｎ1 のレベルを制御するようになっている。
変動検出手段３は、レベルが安定している第２のグラン
ドGND2のレベルを基準として、ノイズによりレベルが変
動し得る第１のグランドGND1におけるレベル変動を検出
し、また、レベル制御手段４は、レベル変動検出手段３
により検出されたレベル変動値を打ち消すように第２の
回路の出力Ｎ1 のレベルを制御するようになっている。
【００１２】これによって、グランドレベルにおけるノ
イズの影響を低減し、誤動作を生じさせないようにする
ことができる。
イズの影響を低減し、誤動作を生じさせないようにする
ことができる。
【００１３】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路装置の実施例を説明する。図２は本発明の半導体
集積回路装置の一実施例を示す回路図である。同図にお
いて、参照符号１はＴＴＬレベル出力回路を示し、２は
ＰＥＣＬ差動回路を示している。さらに、参照符号GND1
はＴＴＬレベル出力回路１におけるグランドを示し、ま
た、GND2はＰＥＣＬ差動回路２におけるグランドを示し
ている。そして、これらのグランドGND1およびGND2は、
図８を参照して説明したように、ＩＣチップ内部におい
ては電気的に分離されており、インダクタンス（Ｌ3,Ｌ
4)およびパッド（Ｐ3,Ｐ4)を介して該ＩＣチップ外部に
おいて共通のグランド(GND) に接続されている。同様
に、参照符号Ｖcc1 はＴＴＬレベル出力回路１における
電源を示し、また、Ｖcc2 はＰＥＣＬ差動回路２におけ
る電源を示している。そして、これらの電源Ｖcc1 およ
びＶcc2 は、ＩＣチップ内部において電気的に分離され
ており、インダクタンス（Ｌ1,Ｌ2)およびパッド（Ｐ1,
Ｐ2)を介して該ＩＣチップ外部において共通の電源（Ｖ
cc) に接続されている。
積回路装置の実施例を説明する。図２は本発明の半導体
集積回路装置の一実施例を示す回路図である。同図にお
いて、参照符号１はＴＴＬレベル出力回路を示し、２は
ＰＥＣＬ差動回路を示している。さらに、参照符号GND1
はＴＴＬレベル出力回路１におけるグランドを示し、ま
た、GND2はＰＥＣＬ差動回路２におけるグランドを示し
ている。そして、これらのグランドGND1およびGND2は、
図８を参照して説明したように、ＩＣチップ内部におい
ては電気的に分離されており、インダクタンス（Ｌ3,Ｌ
4)およびパッド（Ｐ3,Ｐ4)を介して該ＩＣチップ外部に
おいて共通のグランド(GND) に接続されている。同様
に、参照符号Ｖcc1 はＴＴＬレベル出力回路１における
電源を示し、また、Ｖcc2 はＰＥＣＬ差動回路２におけ
る電源を示している。そして、これらの電源Ｖcc1 およ
びＶcc2 は、ＩＣチップ内部において電気的に分離され
ており、インダクタンス（Ｌ1,Ｌ2)およびパッド（Ｐ1,
Ｐ2)を介して該ＩＣチップ外部において共通の電源（Ｖ
cc) に接続されている。
【００１４】ＴＴＬレベル出力回路１は、ショットキー
バリアダイオード（ＳＢＤ）付きＮＰＮ型バイポーラト
ランジスタQ11,Q11,Q13,Q14 および抵抗R11,R12,R13 を
備え、また、ＰＥＣＬ差動回路２は、ＮＰＮ型バイポー
ラトランジスタQ21,Q22,Q23,Q24 および抵抗R21,R22 を
備えている。ここで、ＰＥＣＬ差動回路２において、ト
ランジスタQ21 およびQ22 のベースは、ＰＥＣＬレベル
の差動信号が入力される差動入力端子IN11およびIN12を
構成しており、また、トランジスタQ23 およびQ24 は、
カレントミラー回路を構成している。
バリアダイオード（ＳＢＤ）付きＮＰＮ型バイポーラト
ランジスタQ11,Q11,Q13,Q14 および抵抗R11,R12,R13 を
備え、また、ＰＥＣＬ差動回路２は、ＮＰＮ型バイポー
ラトランジスタQ21,Q22,Q23,Q24 および抵抗R21,R22 を
備えている。ここで、ＰＥＣＬ差動回路２において、ト
ランジスタQ21 およびQ22 のベースは、ＰＥＣＬレベル
の差動信号が入力される差動入力端子IN11およびIN12を
構成しており、また、トランジスタQ23 およびQ24 は、
カレントミラー回路を構成している。
【００１５】以上、説明したＴＴＬレベル出力回路１お
よびＰＥＣＬ差動回路２の構成および動作は、図８に示
す従来の半導体集積回路装置と同様である。図２に示さ
れるように、本実施例の半導体集積回路装置は、図８の
回路に対して、さらに、ＮＰＮ型バイポーラトランジス
タＱ５を設けるようになっている。ＮＰＮ型バイポーラ
トランジスタＱ５のエミッタＥはＴＴＬレベル出力回路
１のグランド（第１のグランド)GND1 に接続され、ベー
スＢはＰＥＣＬ差動回路２のグランド（第２のグラン
ド)GND2 に接続され、そして、コレクタＣはＰＥＣＬ差
動回路２の出力（ノードＮ1)に接続されている。ここ
で、第２のグランドGND2は、そのレベルが略０ボルトに
安定しているのに対して、第１のグランドGND1は、ノイ
ズ（ゆらぎ）によりレベルが変動し得る。
よびＰＥＣＬ差動回路２の構成および動作は、図８に示
す従来の半導体集積回路装置と同様である。図２に示さ
れるように、本実施例の半導体集積回路装置は、図８の
回路に対して、さらに、ＮＰＮ型バイポーラトランジス
タＱ５を設けるようになっている。ＮＰＮ型バイポーラ
トランジスタＱ５のエミッタＥはＴＴＬレベル出力回路
１のグランド（第１のグランド)GND1 に接続され、ベー
スＢはＰＥＣＬ差動回路２のグランド（第２のグラン
ド)GND2 に接続され、そして、コレクタＣはＰＥＣＬ差
動回路２の出力（ノードＮ1)に接続されている。ここ
で、第２のグランドGND2は、そのレベルが略０ボルトに
安定しているのに対して、第１のグランドGND1は、ノイ
ズ（ゆらぎ）によりレベルが変動し得る。
【００１６】上述した図２に示す半導体集積回路装置に
おいて、例えば、出力OUT が高レベル“Ｈ"(VOH)を保持
している状態において、第１のグランドGND1が変動（Ｖ
n)して従来の回路では負方向にひげが生じるような場
合、具体的に、トランジスタQ11 のベース−エミッタ間
電圧をＶBE11とし、トランジスタQ14 のベース−エミッ
タ間電圧をＶBE14として、ノードＮ1 の電位Ｖ1 が、Ｖ
1 ＞ＶBE11＋ＶBE14＋Ｖn となるような場合、トランジ
スタＱ５がスイッチ・オンしてノードＮ1 の電位を低下
させ、本来の不等式Ｖ1 ＜ＶBE11＋ＶBE14＋Ｖn が成立
するようにして、高レベル“Ｈ"(VOH)のＴＴＬ出力OUT
にひげが生じないようにされている。
おいて、例えば、出力OUT が高レベル“Ｈ"(VOH)を保持
している状態において、第１のグランドGND1が変動（Ｖ
n)して従来の回路では負方向にひげが生じるような場
合、具体的に、トランジスタQ11 のベース−エミッタ間
電圧をＶBE11とし、トランジスタQ14 のベース−エミッ
タ間電圧をＶBE14として、ノードＮ1 の電位Ｖ1 が、Ｖ
1 ＞ＶBE11＋ＶBE14＋Ｖn となるような場合、トランジ
スタＱ５がスイッチ・オンしてノードＮ1 の電位を低下
させ、本来の不等式Ｖ1 ＜ＶBE11＋ＶBE14＋Ｖn が成立
するようにして、高レベル“Ｈ"(VOH)のＴＴＬ出力OUT
にひげが生じないようにされている。
【００１７】すなわち、トランジスタＱ５は、第２のグ
ランドGND2のレベルを基準として第１のグランドGND1に
おけるレベル変動（負方向の変動Ｖn)を検出する機能
と、検出されたレベル変動値を打ち消すようにノードＮ
1 の電位を制御する機能とを兼ね備えている。図３は図
２の半導体集積回路装置の一変形例を示す回路図であ
る。同図に示すように、本変形例においては、図２にお
けるＮＰＮ型バイポーラトランジスタＱ５の代わりに、
大型のＮチャネル型ＭＯＳトランジスタＱ5'を使用した
ものである。すなわち、Ｎチャネル型ＭＯＳトランジス
タＱ5'のソースＳは第１のグランドGND1に接続され、ゲ
ートＧは第２のグランドGND2に接続され、そして、ドレ
インＤはノードＮ1 に接続されている。この図３に示す
変形例におけるＭＯＳトランジスタＱ5'の動作は、上述
した図２の半導体集積回路装置におけるバイポーラトラ
ンジスタＱ５の動作と同様である。
ランドGND2のレベルを基準として第１のグランドGND1に
おけるレベル変動（負方向の変動Ｖn)を検出する機能
と、検出されたレベル変動値を打ち消すようにノードＮ
1 の電位を制御する機能とを兼ね備えている。図３は図
２の半導体集積回路装置の一変形例を示す回路図であ
る。同図に示すように、本変形例においては、図２にお
けるＮＰＮ型バイポーラトランジスタＱ５の代わりに、
大型のＮチャネル型ＭＯＳトランジスタＱ5'を使用した
ものである。すなわち、Ｎチャネル型ＭＯＳトランジス
タＱ5'のソースＳは第１のグランドGND1に接続され、ゲ
ートＧは第２のグランドGND2に接続され、そして、ドレ
インＤはノードＮ1 に接続されている。この図３に示す
変形例におけるＭＯＳトランジスタＱ5'の動作は、上述
した図２の半導体集積回路装置におけるバイポーラトラ
ンジスタＱ５の動作と同様である。
【００１８】図４は本発明の半導体集積回路装置の他の
実施例を示す回路図である。図４に示されるように、本
実施例の半導体集積回路装置は、図８の回路に対して、
さらに、ＮＰＮ型バイポーラトランジスタＱ６〜Ｑ8,ダ
イオードＤ21〜Ｄ24および抵抗Ｒ23を設けるようになっ
ている。同図に示されるように、トランジスタＱ８のコ
レクタＣはＰＥＣＬ差動回路２の電源（第２の電源) Ｖ
cc2 に接続され、ベースＢは入力端子IN11に接続され、
エミッタＥは順方向に接続された４つのダイオードＤ21
〜Ｄ24および抵抗Ｒ23を介してＰＥＣＬ差動回路２のグ
ランド（第２のグランド)GND2 に接続されている。トラ
ンジスタＱ６のコレクタＣはＰＥＣＬ差動回路２の出力
（ノードＮ1)に接続され、ベースＢはダイオードＤ24と
抵抗Ｒ23の接続個所に接続され、エミッタＥはトランジ
スタＱ７のコレクタＣに接続されている。トランジスタ
Ｑ７のベースＢは第２のグランドGND2に接続され、エミ
ッタＥはＴＴＬレベル出力回路１のグランド（第１のグ
ランド)GND1 に接続されている。ここで、トランジスタ
Ｑ７は、前述した図２におけるトランジスタＱ５に対応
するものであり、その動作もトランジスタＱ５と同様で
ある。また、トランジスタＱ６は、第１のグランドGND1
における正方向のレベル変動Ｖp が生じた場合に該トラ
ンジスタＱ６がスイッチ・オフして該レベル変動Ｖp の
影響を受けないように作用するようになっている。
実施例を示す回路図である。図４に示されるように、本
実施例の半導体集積回路装置は、図８の回路に対して、
さらに、ＮＰＮ型バイポーラトランジスタＱ６〜Ｑ8,ダ
イオードＤ21〜Ｄ24および抵抗Ｒ23を設けるようになっ
ている。同図に示されるように、トランジスタＱ８のコ
レクタＣはＰＥＣＬ差動回路２の電源（第２の電源) Ｖ
cc2 に接続され、ベースＢは入力端子IN11に接続され、
エミッタＥは順方向に接続された４つのダイオードＤ21
〜Ｄ24および抵抗Ｒ23を介してＰＥＣＬ差動回路２のグ
ランド（第２のグランド)GND2 に接続されている。トラ
ンジスタＱ６のコレクタＣはＰＥＣＬ差動回路２の出力
（ノードＮ1)に接続され、ベースＢはダイオードＤ24と
抵抗Ｒ23の接続個所に接続され、エミッタＥはトランジ
スタＱ７のコレクタＣに接続されている。トランジスタ
Ｑ７のベースＢは第２のグランドGND2に接続され、エミ
ッタＥはＴＴＬレベル出力回路１のグランド（第１のグ
ランド)GND1 に接続されている。ここで、トランジスタ
Ｑ７は、前述した図２におけるトランジスタＱ５に対応
するものであり、その動作もトランジスタＱ５と同様で
ある。また、トランジスタＱ６は、第１のグランドGND1
における正方向のレベル変動Ｖp が生じた場合に該トラ
ンジスタＱ６がスイッチ・オフして該レベル変動Ｖp の
影響を受けないように作用するようになっている。
【００１９】前述した図２（図３）に示す回路では、第
１のグランドGND1における正方向のレベル変動Ｖp に起
因して発生するＴＴＬ出力の正方向のひげを打ち消すこ
とは困難であったが、図４に示す本実施例では、ＴＴＬ
出力が低レベル“Ｌ”の時に正方向のひげが生じても該
正方向のひげを打ち消すことができるようになってい
る。すなわち、図４に示す回路において、ダイオードＤ
21〜Ｄ24は、入力IN11に供給される信号レベルをトラン
ジスタＱ６のベースに印加する電圧レベルに適合する値
に設定するためのレベルシフト用ダイオードであり、ま
た、トランジスタＱ８は、入力IN11に供給される信号レ
ベルではトランジスタＱ６がオンしないように構成する
ためのトランジスタである。
１のグランドGND1における正方向のレベル変動Ｖp に起
因して発生するＴＴＬ出力の正方向のひげを打ち消すこ
とは困難であったが、図４に示す本実施例では、ＴＴＬ
出力が低レベル“Ｌ”の時に正方向のひげが生じても該
正方向のひげを打ち消すことができるようになってい
る。すなわち、図４に示す回路において、ダイオードＤ
21〜Ｄ24は、入力IN11に供給される信号レベルをトラン
ジスタＱ６のベースに印加する電圧レベルに適合する値
に設定するためのレベルシフト用ダイオードであり、ま
た、トランジスタＱ８は、入力IN11に供給される信号レ
ベルではトランジスタＱ６がオンしないように構成する
ためのトランジスタである。
【００２０】図５は図４の半導体集積回路装置の一変形
例を示す回路図である。同図に示すように、本変形例に
おいては、図４におけるＮＰＮ型バイポーラトランジス
タＱ６およびＱ７の代わりに、大型のＮチャネル型ＭＯ
ＳトランジスタＱ6'およびＱ7'を使用したものである。
すなわち、Ｎチャネル型ＭＯＳトランジスタＱ6'のドレ
インＤはノードＮ１に接続され、ゲートＧはダイオード
Ｄ24と抵抗Ｒ23の接続個所に接続され、ソースＳはトラ
ンジスタＱ7'のドレインＤに接続されている。トランジ
スタＱ7'のゲートＧは第２のグランドGND2に接続され、
ソースＳは第１のグランドGND1に接続されている。この
図５に示す変形例におけるＭＯＳトランジスタＱ6'およ
びＱ7'の動作は、上述した図４の半導体集積回路装置に
おけるバイポーラトランジスタＱ６およびＱ７の動作と
同様である。
例を示す回路図である。同図に示すように、本変形例に
おいては、図４におけるＮＰＮ型バイポーラトランジス
タＱ６およびＱ７の代わりに、大型のＮチャネル型ＭＯ
ＳトランジスタＱ6'およびＱ7'を使用したものである。
すなわち、Ｎチャネル型ＭＯＳトランジスタＱ6'のドレ
インＤはノードＮ１に接続され、ゲートＧはダイオード
Ｄ24と抵抗Ｒ23の接続個所に接続され、ソースＳはトラ
ンジスタＱ7'のドレインＤに接続されている。トランジ
スタＱ7'のゲートＧは第２のグランドGND2に接続され、
ソースＳは第１のグランドGND1に接続されている。この
図５に示す変形例におけるＭＯＳトランジスタＱ6'およ
びＱ7'の動作は、上述した図４の半導体集積回路装置に
おけるバイポーラトランジスタＱ６およびＱ７の動作と
同様である。
【００２１】図６は図４の半導体集積回路装置の他の変
形例を示す回路図であり、図５におけるＴＴＬレベル出
力回路１をＣＭＯＳトランジスタＱ15およびＱ16より成
るインバータ構成したものである。図７は本発明および
従来の半導体集積回路装置における特性のシミュレーシ
ョン結果を示す図である。同図において、参照符号 (1)
〜(3) は、第１のグランドGND1にノイズを与えた場合の
各半導体集積回路装置におけるＴＴＬレベル出力の高レ
ベル“Ｈ”の波形を示すもので、(1) は図８に示す従来
の半導体集積回路装置における波形を示し、また、 (2)
および(3) は図２および図４に示す半導体集積回路装置
の実施例における波形を示している。
形例を示す回路図であり、図５におけるＴＴＬレベル出
力回路１をＣＭＯＳトランジスタＱ15およびＱ16より成
るインバータ構成したものである。図７は本発明および
従来の半導体集積回路装置における特性のシミュレーシ
ョン結果を示す図である。同図において、参照符号 (1)
〜(3) は、第１のグランドGND1にノイズを与えた場合の
各半導体集積回路装置におけるＴＴＬレベル出力の高レ
ベル“Ｈ”の波形を示すもので、(1) は図８に示す従来
の半導体集積回路装置における波形を示し、また、 (2)
および(3) は図２および図４に示す半導体集積回路装置
の実施例における波形を示している。
【００２２】すなわち、図７における特性曲線(1) に示
されるように、図８に示す従来の半導体集積回路装置で
は、例えば、ＴＴＬ出力が供給される次段がトリガー型
のフリップフロップ（順序回路）だと、第１のグランド
GND1がゆらぐと、ＴＴＬレベル出力も変化し、例えば、
特性曲線(1) と次段のフリップフロップの動作直線LLと
の交点 EP1およびEP2 において、クロックが入力したと
して誤動作する危険があった。しかしながら、図７にお
ける特性曲線 (2)および(3) に示されるように、図２お
よび図４に示す本発明の半導体集積回路装置の実施例に
おいては、特性曲線 (2)および(3) は次段のフリップフ
ロップの動作直線LLと交差することがなく、誤動作する
危険がない。ここで、第１のグランドGND1における正方
向および負方向の両方のゆらぎ（ノイズ）を補償するこ
とができる図４に示す半導体集積回路装置の特性曲線
(3) は、負方向のゆらぎ（ノイズ）だけしか補償するこ
とができない図２に示す半導体集積回路装置の特性曲線
(2) よりも第１のグランドGND1におけるゆらぎの影響を
大きく受けることになるが、実際に次段が誤動作を生じ
るようなことはない。
されるように、図８に示す従来の半導体集積回路装置で
は、例えば、ＴＴＬ出力が供給される次段がトリガー型
のフリップフロップ（順序回路）だと、第１のグランド
GND1がゆらぐと、ＴＴＬレベル出力も変化し、例えば、
特性曲線(1) と次段のフリップフロップの動作直線LLと
の交点 EP1およびEP2 において、クロックが入力したと
して誤動作する危険があった。しかしながら、図７にお
ける特性曲線 (2)および(3) に示されるように、図２お
よび図４に示す本発明の半導体集積回路装置の実施例に
おいては、特性曲線 (2)および(3) は次段のフリップフ
ロップの動作直線LLと交差することがなく、誤動作する
危険がない。ここで、第１のグランドGND1における正方
向および負方向の両方のゆらぎ（ノイズ）を補償するこ
とができる図４に示す半導体集積回路装置の特性曲線
(3) は、負方向のゆらぎ（ノイズ）だけしか補償するこ
とができない図２に示す半導体集積回路装置の特性曲線
(2) よりも第１のグランドGND1におけるゆらぎの影響を
大きく受けることになるが、実際に次段が誤動作を生じ
るようなことはない。
【００２３】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路装置によれば、レベルが安定している第２のグ
ランドのレベルを基準として、ノイズによりレベルが変
動し得る第１のグランドにおけるレベル変動を検出し、
該検出されたレベル変動値を打ち消すように所定の信号
のレベルを制御することによって、グランドレベルにお
けるノイズの影響を低減し、誤動作を生じさせないよう
にすることができる。
集積回路装置によれば、レベルが安定している第２のグ
ランドのレベルを基準として、ノイズによりレベルが変
動し得る第１のグランドにおけるレベル変動を検出し、
該検出されたレベル変動値を打ち消すように所定の信号
のレベルを制御することによって、グランドレベルにお
けるノイズの影響を低減し、誤動作を生じさせないよう
にすることができる。
【図１】本発明に係る半導体集積回路装置の原理を示す
ブロック回路図である。
ブロック回路図である。
【図２】本発明の半導体集積回路装置の一実施例を示す
回路図である。
回路図である。
【図３】図２の半導体集積回路装置の一変形例を示す回
路図である。
路図である。
【図４】本発明の半導体集積回路装置の他の実施例を示
す回路図である。
す回路図である。
【図５】図４の半導体集積回路装置の一変形例を示す回
路図である。
路図である。
【図６】図４の半導体集積回路装置の他の変形例を示す
回路図である。
回路図である。
【図７】本発明および従来の半導体集積回路装置におけ
る特性のシミュレーション結果を示す図である。
る特性のシミュレーション結果を示す図である。
【図８】従来の半導体集積回路装置の一例を示す回路図
である。
である。
【図９】図８の半導体集積回路装置における各点の波形
を示す図である。
を示す図である。
【図１０】図８の回路を複数搭載した半導体集積回路装
置の一例を示す回路図である。
置の一例を示す回路図である。
【図１１】図１０の半導体集積回路装置における問題点
を説明するための波形図である。
を説明するための波形図である。
１…第１の回路（ＴＴＬレベル出力回路） ２…第２の回路（ＰＥＣＬ差動回路） ３…レベル変動検出手段 ４…レベル制御手段 GND1…第１の回路のグランド（第１のグランド） GND2…第２の回路のグランド（第２のグランド）
Claims (8)
- 【請求項１】 第１の回路（１）が接続され、ノイズに
よりレベルが変動し得る第１のグランド(GND1)と、該第
１の回路に出力（Ｎ1)が供給される第２の回路（２）が
接続され、レベルが安定している第２のグランド(GND2)
とを具備する半導体集積回路装置であって、 前記第２のグランド(GND2)のレベルを基準として前記第
１のグランド(GND1)におけるレベル変動を検出するレベ
ル変動検出手段（３）と、 該レベル変動検出手段（３）により検出されたレベル変
動値を打ち消すように前記第２の回路の出力（Ｎ1)のレ
ベルを制御するレベル制御手段（４）とを具備すること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記第２の回路（２）はＰＥＣＬレベル
の差動信号が供給されたＰＥＣＬ差動回路を構成し、前
記第１の回路（１）は該ＰＥＣＬ差動回路（２）の出力
（Ｎ1)に応じてＴＴＬレベルの信号(OUT) を出力するＴ
ＴＬレベル出力回路を構成することを特徴とする請求項
１の半導体集積回路装置。 - 【請求項３】 前記ＴＴＬレベル出力回路（１）は、Ｃ
ＭＯＳインバータ回路で構成されている請求項２の半導
体集積回路装置。 - 【請求項４】 前記レベル変動検出手段（３）および前
記レベル制御手段（４）を１つのレベル補償トランジス
タ（Ｑ5,Ｑ5') により構成したことを特徴とする請求項
１の半導体集積回路装置。 - 【請求項５】 前記レベル補償トランジスタ（Ｑ5,Ｑ
5') は第１の電極(C,D),第２の電極(E,S) および制御電
極(B,G) を備え、該第１の電極(C,D) を前記第２の回路
（２）の出力(N1)に接続し、該第２の電極(E,S) を前記
第１のグランド(GND1)に接続し、且つ、前記制御電極
(B,G) を前記第２のグランド(GND2)に接続したことを特
徴とする請求項４の半導体集積回路装置。 - 【請求項６】 前記レベル補償トランジスタを、ＮＰＮ
型バイポーラトランジスタ（Ｑ5)で構成したことを特徴
とする請求項５の半導体集積回路装置。 - 【請求項７】 前記レベル補償トランジスタを、Ｎチャ
ネル型ＭＩＳトランジスタ（Ｑ5') で構成したことを特
徴とする請求項５の半導体集積回路装置。 - 【請求項８】 前記レベル変動検出手段（３）および前
記レベル制御手段（４）を２つのレベル補償トランジス
タ（Q6,Q7; Q6',Q7') により構成し、ＴＴＬレベル出力
における正方向および負方向のノイズを補償するように
したことを特徴とする請求項１の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5020166A JPH077407A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路装置 |
| US08/113,692 US5448183A (en) | 1993-02-08 | 1993-08-31 | Semiconductor integrated circuit device for converting PECL-signal into TTL-signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5020166A JPH077407A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077407A true JPH077407A (ja) | 1995-01-10 |
Family
ID=12019584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5020166A Withdrawn JPH077407A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5448183A (ja) |
| JP (1) | JPH077407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| JP2008311983A (ja) * | 2007-06-15 | 2008-12-25 | New Japan Radio Co Ltd | 増幅回路 |
Families Citing this family (6)
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|---|---|---|---|---|
| EP0678984B1 (en) * | 1994-04-15 | 2000-07-26 | STMicroelectronics S.r.l. | High-to-low-voltage signal level shift circuit |
| US5963053A (en) * | 1997-10-09 | 1999-10-05 | Pericom Semiconductor Corp. | Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder |
| DE19807393C1 (de) | 1998-02-21 | 1999-06-02 | Mannesmann Vdo Ag | Verfahren und Schaltungsanordnung zur Übertragung von Signalen |
| US6483345B1 (en) * | 1999-06-23 | 2002-11-19 | Nortel Networks Limited | High speed level shift circuit for low voltage output |
| KR101211683B1 (ko) * | 2008-12-31 | 2012-12-12 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| EP4002692A1 (en) * | 2020-11-11 | 2022-05-25 | Aptiv Technologies Limited | Communication circuit and method of transferring a data signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049763A (en) * | 1989-03-22 | 1991-09-17 | National Semiconductor Corporation | Anti-noise circuits |
| US5153457A (en) * | 1990-12-12 | 1992-10-06 | Texas Instruments Incorporated | Output buffer with di/dt and dv/dt and tri-state control |
| US5149991A (en) * | 1991-06-06 | 1992-09-22 | National Semiconductor Corporation | Ground bounce blocking output buffer circuit |
| US5184034A (en) * | 1991-12-06 | 1993-02-02 | National Semiconductor Corporation | State-dependent discharge path circuit |
| US5204554A (en) * | 1991-12-06 | 1993-04-20 | National Semiconductor Corporation | Partial isolation of power rails for output buffer circuits |
-
1993
- 1993-02-08 JP JP5020166A patent/JPH077407A/ja not_active Withdrawn
- 1993-08-31 US US08/113,692 patent/US5448183A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| JP2008311983A (ja) * | 2007-06-15 | 2008-12-25 | New Japan Radio Co Ltd | 増幅回路 |
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| Publication number | Publication date |
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| US5448183A (en) | 1995-09-05 |
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