JPH0621799A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0621799A JPH0621799A JP4174267A JP17426792A JPH0621799A JP H0621799 A JPH0621799 A JP H0621799A JP 4174267 A JP4174267 A JP 4174267A JP 17426792 A JP17426792 A JP 17426792A JP H0621799 A JPH0621799 A JP H0621799A
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Abstract
(57)【要約】 （修正有）
【目的】 レベル変換回路を最小限の数の素子で構成す
る事により、高集積化、高速化を容易に実現出来、然か
も低消費電力で且つ安定したＥＣＬレベルを出力しえる
レベル変換回路を提供する。 【構成】 ＣＭＯＳ回路１とＥＣＬ回路２が混在された
半導体集積回路に使用されるレベル変換回路３で、カソ
ードが入力端ＩＮ１に接続され、アノードが出力端ＯＵ
Ｔ１に接続されている第１のダイオードＤ１、第１のダ
イオードＤ１のアノードと電源Ｖｃｃとの間に設けられ
た、コレクタが電源Ｖｃｃと接続されているトランジス
タＱ８及びトランジスタＱ８のエミッタにそのアノード
が接続され、且つそのカソードが第１のダイオードＤ１
のアノードに接続している第２のダイオードＤ２で構成
されたものであり、更にトランジスタＱ８のベースが第
１のダイオードＤ１のカソードに接続せしめられている
レベル変換回路。
る事により、高集積化、高速化を容易に実現出来、然か
も低消費電力で且つ安定したＥＣＬレベルを出力しえる
レベル変換回路を提供する。 【構成】 ＣＭＯＳ回路１とＥＣＬ回路２が混在された
半導体集積回路に使用されるレベル変換回路３で、カソ
ードが入力端ＩＮ１に接続され、アノードが出力端ＯＵ
Ｔ１に接続されている第１のダイオードＤ１、第１のダ
イオードＤ１のアノードと電源Ｖｃｃとの間に設けられ
た、コレクタが電源Ｖｃｃと接続されているトランジス
タＱ８及びトランジスタＱ８のエミッタにそのアノード
が接続され、且つそのカソードが第１のダイオードＤ１
のアノードに接続している第２のダイオードＤ２で構成
されたものであり、更にトランジスタＱ８のベースが第
１のダイオードＤ１のカソードに接続せしめられている
レベル変換回路。
Description
【０００１】
【産業上の利用分野】本発明は、レベル変換回路に関す
るものであり、特に詳しくは、ＣＭＯＳ回路とＥＣＬ回
路が混在された半導体集積回路に於いて、該ＣＭＯＳ回
路の出力を該ＥＣＬ回路に入力するに際に使用される信
号レベルのレベル変換回路に関するものである。
るものであり、特に詳しくは、ＣＭＯＳ回路とＥＣＬ回
路が混在された半導体集積回路に於いて、該ＣＭＯＳ回
路の出力を該ＥＣＬ回路に入力するに際に使用される信
号レベルのレベル変換回路に関するものである。
【０００２】
【従来の技術】近年、コンピュータシステム等と高速
化、高集積化に伴い、高速動作可能なＥＣＬ回路と高集
積、低消費電力を特徴とするＣＭＯＳ回路とを混在さ
せ、各種の論理回路を構成するケースが多くなって来て
いる。係る従来の半導体装置に於いては、ＣＭＯＳ回路
に於ける信号レベルの振幅が該ＥＣＬ回路に於ける信号
レベルの振幅よりも大きすぎる為、直接該ＣＭＯＳ回路
１から該ＥＣＬ回路２に当該信号を送って該ＥＣＬ回路
２を作動させようとした場合に、該ＥＣＬ回路に於ける
入力段のトランジスタが飽和してしまい、遅延時間が長
くなったり、該入力段のトランジスタにおけるベース・
エミッタ間に逆耐圧が印加され該ＥＣＬ回路の信頼性が
低下すると言う問題が発生している。
化、高集積化に伴い、高速動作可能なＥＣＬ回路と高集
積、低消費電力を特徴とするＣＭＯＳ回路とを混在さ
せ、各種の論理回路を構成するケースが多くなって来て
いる。係る従来の半導体装置に於いては、ＣＭＯＳ回路
に於ける信号レベルの振幅が該ＥＣＬ回路に於ける信号
レベルの振幅よりも大きすぎる為、直接該ＣＭＯＳ回路
１から該ＥＣＬ回路２に当該信号を送って該ＥＣＬ回路
２を作動させようとした場合に、該ＥＣＬ回路に於ける
入力段のトランジスタが飽和してしまい、遅延時間が長
くなったり、該入力段のトランジスタにおけるベース・
エミッタ間に逆耐圧が印加され該ＥＣＬ回路の信頼性が
低下すると言う問題が発生している。
【０００３】その為、信号レベルにおけるＣＭＯＳレベ
ルをＥＣＬレベルに変換する事が必要となりその場合
に、該ＣＭＯＳレベルの信号レベルの振幅を該ＥＣＬレ
ベルに合わせる為に小さくする必要があり、その為に従
来では、例えば、図２、或いは図３に示される様なレベ
ル変換回路が採用されて来ている。即ち、図２の回路例
に付いて見れば、ＣＭＯＳ回路１とＥＣＬ回路２との間
に設けられるレベル変換回路３は、例えば、高電位電源
Ｖｃｃ（ＧＮＤ）と低電位電源Ｖｅｅとの間にＰチャネ
ル型ＭＯＳトランジスタＭＰ１、Ｎチャネル型ＭＯＳト
ランジスタＭＮ１、ＭＮ２、バイポーラトランジスタＱ
６、Ｑ７、抵抗Ｒ５、Ｒ４及びダイオードＱ８とが、図
示される様な回路構成を形成しているものであり、該回
路構成そのものは公知のレベル変換回路を構成している
ものであるが、更に、該レベル変換回路３の出力端ＯＵ
Ｔと高電位電源Ｖｃｃ（ＧＮＤ）との間に、複数個のダ
イオードＱ８、Ｑ９及びスレッシュホールドダイオード
ＳＤ１とが直列に接続されて、クランプ回路４を構成す
る構造のレベル変換回路が使用されている。
ルをＥＣＬレベルに変換する事が必要となりその場合
に、該ＣＭＯＳレベルの信号レベルの振幅を該ＥＣＬレ
ベルに合わせる為に小さくする必要があり、その為に従
来では、例えば、図２、或いは図３に示される様なレベ
ル変換回路が採用されて来ている。即ち、図２の回路例
に付いて見れば、ＣＭＯＳ回路１とＥＣＬ回路２との間
に設けられるレベル変換回路３は、例えば、高電位電源
Ｖｃｃ（ＧＮＤ）と低電位電源Ｖｅｅとの間にＰチャネ
ル型ＭＯＳトランジスタＭＰ１、Ｎチャネル型ＭＯＳト
ランジスタＭＮ１、ＭＮ２、バイポーラトランジスタＱ
６、Ｑ７、抵抗Ｒ５、Ｒ４及びダイオードＱ８とが、図
示される様な回路構成を形成しているものであり、該回
路構成そのものは公知のレベル変換回路を構成している
ものであるが、更に、該レベル変換回路３の出力端ＯＵ
Ｔと高電位電源Ｖｃｃ（ＧＮＤ）との間に、複数個のダ
イオードＱ８、Ｑ９及びスレッシュホールドダイオード
ＳＤ１とが直列に接続されて、クランプ回路４を構成す
る構造のレベル変換回路が使用されている。
【０００４】尚、従来に於けるＥＣＬ回路２の回路構成
の例が、図２に示されており、一対のトランジスタＱ１
とＱ２及び一対の抵抗Ｒ１とＲ２で構成された差動増幅
回路５と該差動増幅回路５の共通エミッタに接続されて
いるトランジスタＱ３から構成されている定電流源６、
該差動増幅回路５に於ける基準入力ＶＢＢが入力される
トランジスタＱ２のコレクタに接続され、且つ出力部Ｏ
ＵＴを構成するエミッタフォロワトランジスタＱ４と該
出力部ＯＵＴと高電位電源Ｖｃｃ（ＧＮＤ）との間に配
置されたダイオードＱ５が、図示された様に配線されて
構成されたものであり、係るＥＣＬ回路の例は、公知の
ものであり、係るＥＣＬ回路は、図２に示される様な回
路構成に限定されるものではなく、公知の如何なるＥＣ
Ｌ回路でも当然使用しえるものである。
の例が、図２に示されており、一対のトランジスタＱ１
とＱ２及び一対の抵抗Ｒ１とＲ２で構成された差動増幅
回路５と該差動増幅回路５の共通エミッタに接続されて
いるトランジスタＱ３から構成されている定電流源６、
該差動増幅回路５に於ける基準入力ＶＢＢが入力される
トランジスタＱ２のコレクタに接続され、且つ出力部Ｏ
ＵＴを構成するエミッタフォロワトランジスタＱ４と該
出力部ＯＵＴと高電位電源Ｖｃｃ（ＧＮＤ）との間に配
置されたダイオードＱ５が、図示された様に配線されて
構成されたものであり、係るＥＣＬ回路の例は、公知の
ものであり、係るＥＣＬ回路は、図２に示される様な回
路構成に限定されるものではなく、公知の如何なるＥＣ
Ｌ回路でも当然使用しえるものである。
【０００５】そして、上記した様に、該ＥＣＬ回路２に
おける入力段を構成する該トランジスタＱ１が、レベル
変換回路が適性でない場合には、飽和したり遅延を増大
させる原因となっているものである。従って、例えば、
ＣＭＯＳ回路１に於ける最大の信号レベルの振幅を０Ｖ
〜−５．２Ｖに設定してあるとし、又、該ＥＣＬ回路２
に於ける信号レベルの振幅を−１．３Ｖを中心として、
−０．８Ｖ〜−２．０Ｖの範囲変動させる様に設計され
ている場合には、当該クランプ回路４を構成する各ダイ
オードの数或いはダイオードのサイズ等を調整する事に
よって、該ＣＭＯＳ回路１の出力に於ける信号レベルを
上記のＥＣＬ回路の信号レベルの振幅の範囲内に収める
事が可能となる。
おける入力段を構成する該トランジスタＱ１が、レベル
変換回路が適性でない場合には、飽和したり遅延を増大
させる原因となっているものである。従って、例えば、
ＣＭＯＳ回路１に於ける最大の信号レベルの振幅を０Ｖ
〜−５．２Ｖに設定してあるとし、又、該ＥＣＬ回路２
に於ける信号レベルの振幅を−１．３Ｖを中心として、
−０．８Ｖ〜−２．０Ｖの範囲変動させる様に設計され
ている場合には、当該クランプ回路４を構成する各ダイ
オードの数或いはダイオードのサイズ等を調整する事に
よって、該ＣＭＯＳ回路１の出力に於ける信号レベルを
上記のＥＣＬ回路の信号レベルの振幅の範囲内に収める
事が可能となる。
【０００６】然しながら、図２に示されるレベル変換回
路では、確かにＥＣＬ回路２に適切な信号レベルの変換
を行う事が可能となるが、該レベル変換回路３に於ける
該Ｎチャネル型ＭＯＳトランジスタＭＮ２がＯＮとなる
時期には、該クランプ回路４、抵抗Ｒ５、トランジスタ
Ｑ７を介して大量の電流が流れる事になるので、該レベ
ル変換回路に於いて不必要な電流を消費する事になるの
で、問題で有った。
路では、確かにＥＣＬ回路２に適切な信号レベルの変換
を行う事が可能となるが、該レベル変換回路３に於ける
該Ｎチャネル型ＭＯＳトランジスタＭＮ２がＯＮとなる
時期には、該クランプ回路４、抵抗Ｒ５、トランジスタ
Ｑ７を介して大量の電流が流れる事になるので、該レベ
ル変換回路に於いて不必要な電流を消費する事になるの
で、問題で有った。
【０００７】一方、係る消費電力を改善する為に、図３
に示される様な回路構成を有したレベル変換回路３が提
案されている。図３のレベル変換回路３は、図示の様
に、例えば、高電位電源Ｖｃｃ（ＧＮＤ）と低電位電源
Ｖｅｅとの間にＰチャネル型ＭＯＳトランジスタＭＰ
１、Ｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２、
ＭＮ３、バイポーラトランジスタＱ６、Ｑ７、及びダイ
オードＱ８とが、図示される様な回路構成を形成してい
るものであり、図２のレベル変換回路との相違は、該ク
ランプ回路４を削除して、該バイポーラトランジスタＱ
６のエミッタと出力部ｏｕｔとの間にダイオードＱ８を
挿入したものである。
に示される様な回路構成を有したレベル変換回路３が提
案されている。図３のレベル変換回路３は、図示の様
に、例えば、高電位電源Ｖｃｃ（ＧＮＤ）と低電位電源
Ｖｅｅとの間にＰチャネル型ＭＯＳトランジスタＭＰ
１、Ｎチャネル型ＭＯＳトランジスタＭＮ１、ＭＮ２、
ＭＮ３、バイポーラトランジスタＱ６、Ｑ７、及びダイ
オードＱ８とが、図示される様な回路構成を形成してい
るものであり、図２のレベル変換回路との相違は、該ク
ランプ回路４を削除して、該バイポーラトランジスタＱ
６のエミッタと出力部ｏｕｔとの間にダイオードＱ８を
挿入したものである。
【０００８】尚、図３に於けるＥＣＬ回路２の回路構成
は、図２におけるＥＣＬ回路の回路構成と同一である
が、該ＥＣＬ回路２に於ける信号レベルの振幅を−２．
９Ｖを中心として、−１．６Ｖ〜−４．６Ｖの範囲で変
動させる様に設計されている場合を示しており、従っ
て、該ＣＭＯＳ回路１の信号レベルの最大振幅範囲を、
−１．６Ｖ〜−４．６Ｖの範囲となる様に該ダイオード
Ｑ８のサイズ、個数等を調整して変換するものである。
は、図２におけるＥＣＬ回路の回路構成と同一である
が、該ＥＣＬ回路２に於ける信号レベルの振幅を−２．
９Ｖを中心として、−１．６Ｖ〜−４．６Ｖの範囲で変
動させる様に設計されている場合を示しており、従っ
て、該ＣＭＯＳ回路１の信号レベルの最大振幅範囲を、
−１．６Ｖ〜−４．６Ｖの範囲となる様に該ダイオード
Ｑ８のサイズ、個数等を調整して変換するものである。
【０００９】尚、図２及び図３に於いては、共に低電位
電源は、−５．２Ｖに設定されており、又該ＥＣＬ回路
２の出力端に印加される負荷は例えば５０Ωとなる事を
想定している。図３のレベル変換回路３に於いては、図
２の様な消費電力の増大を防止しえる効果を有してはい
るが、該レベル変換回路３を構成している素子等の数が
多い為、製造工程が煩雑となる他、製造コストが高くつ
き、更には、各素子類の数が多い為、配置面積を必要と
するので、高速化及び高集積化をする場合には、障害と
なっている。
電源は、−５．２Ｖに設定されており、又該ＥＣＬ回路
２の出力端に印加される負荷は例えば５０Ωとなる事を
想定している。図３のレベル変換回路３に於いては、図
２の様な消費電力の増大を防止しえる効果を有してはい
るが、該レベル変換回路３を構成している素子等の数が
多い為、製造工程が煩雑となる他、製造コストが高くつ
き、更には、各素子類の数が多い為、配置面積を必要と
するので、高速化及び高集積化をする場合には、障害と
なっている。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、レベル変換回路を最小限
の数の素子で構成する事により、高集積化、高速化を容
易に実現出来、然かも低消費電力で且つ安定したＥＣＬ
レベルを出力しえるレベル変換回路を提供するものであ
る。
した従来技術の欠点を改良し、レベル変換回路を最小限
の数の素子で構成する事により、高集積化、高速化を容
易に実現出来、然かも低消費電力で且つ安定したＥＣＬ
レベルを出力しえるレベル変換回路を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、ＣＭＯＳ回路とＥＣＬ回路が混
在された半導体集積回路に於いて、該ＣＭＯＳ回路の出
力を該ＥＣＬ回路に入力するに際に使用されるレベル変
換回路で有って、該ＣＭＯＳ回路の出力を受ける入力
端、該ＥＣＬ回路の入力部に接続されている出力端、該
入力端と該出力端との間に設けられ、そのカソードが該
入力端に接続され、そのアノードが該出力端に接続され
ている第１のダイオード、該第１のダイオードのアノー
ドと電源との間に設けられた、コレクタが該電源と接続
されているトランジスタ及び該トランジスタのエミッタ
にそのアノードが接続され、且つそのカソードが該第１
のダイオードのアノードに接続している第２のダイオー
ドで若しくは該トランジスタのエミッタと該第１のダイ
オードのアノードに接続している抵抗で構成されたもの
であり、更に該トランジスタのベースが該第１のダイオ
ードのカソードに接続せしめられているレベル変換回路
である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、ＣＭＯＳ回路とＥＣＬ回路が混
在された半導体集積回路に於いて、該ＣＭＯＳ回路の出
力を該ＥＣＬ回路に入力するに際に使用されるレベル変
換回路で有って、該ＣＭＯＳ回路の出力を受ける入力
端、該ＥＣＬ回路の入力部に接続されている出力端、該
入力端と該出力端との間に設けられ、そのカソードが該
入力端に接続され、そのアノードが該出力端に接続され
ている第１のダイオード、該第１のダイオードのアノー
ドと電源との間に設けられた、コレクタが該電源と接続
されているトランジスタ及び該トランジスタのエミッタ
にそのアノードが接続され、且つそのカソードが該第１
のダイオードのアノードに接続している第２のダイオー
ドで若しくは該トランジスタのエミッタと該第１のダイ
オードのアノードに接続している抵抗で構成されたもの
であり、更に該トランジスタのベースが該第１のダイオ
ードのカソードに接続せしめられているレベル変換回路
である。
【００１２】
【作用】本発明に係るレベル変換回路は、上記した様な
技術構成を採用しているので、該レベル変換回路の回路
構成が非常に簡略化され、従って使用される素子等の数
も著しく低減しえるので、該レベル変換回路の高集積化
が容易に実現しえると同時に、各素子が少ない事から該
レベル変換回路における変換時間の遅延時間が少なくな
り、その為レベル変換回路に於ける変換処理速度が向上
して、高速化を実現する事も出来る。
技術構成を採用しているので、該レベル変換回路の回路
構成が非常に簡略化され、従って使用される素子等の数
も著しく低減しえるので、該レベル変換回路の高集積化
が容易に実現しえると同時に、各素子が少ない事から該
レベル変換回路における変換時間の遅延時間が少なくな
り、その為レベル変換回路に於ける変換処理速度が向上
して、高速化を実現する事も出来る。
【００１３】一方、本発明に係るレベル変換回路の回路
構成により、該ダイオードのサイズ、或いはそれらの個
数を変更、調整する事により、簡単に信号レベルの変換
時に於ける変換レベルを、容易に変更する事が可能とな
り、より適切な信号レベルのレベル変換を容易かつ迅速
に設定する事が出来る。
構成により、該ダイオードのサイズ、或いはそれらの個
数を変更、調整する事により、簡単に信号レベルの変換
時に於ける変換レベルを、容易に変更する事が可能とな
り、より適切な信号レベルのレベル変換を容易かつ迅速
に設定する事が出来る。
【００１４】
【実施例】以下に、本発明に係るレベル変換回路の具体
例を図面を参照しながら詳細に説明する。即ち、図１
は、本発明に係るレベル変換回路の一具体例の構成を説
明したブロックダイアグラムであり、図１に於いては、
ＣＭＯＳ回路１とＥＣＬ回路２が混在された半導体集積
回路に於いて、該ＣＭＯＳ回路１の出力を該ＥＣＬ回路
２に入力するに際に使用されるレベル変換回路３で有っ
て、該ＣＭＯＳ回路１の出力を受ける入力端ＩＮ１、該
ＥＣＬ回路２の入力部ＩＮ２に接続されている出力端Ｏ
ＵＴ１、該入力端ＩＮ１と該出力端ＯＵＴ１との間に設
けられ、そのカソードが該入力端ＩＮ１に接続され、そ
のアノードが該出力端ＯＵＴ１に接続されている第１の
ダイオードＤ１、該第１のダイオードＤ１のアノードと
電源Ｖｃｃとの間に設けられた、コレクタが該電源と接
続されているトランジスタＱ８及び該トランジスタＱ８
のエミッタにそのアノードが接続され、且つそのカソー
ドが該第１のダイオードＤ１のアノードに接続している
第２のダイオードＤ２若しくは該トランジスタＱ８のエ
ミッタと該第１のダイオードＤ１のアノードに接続して
いる抵抗で構成されたものであり、更に該トランジスタ
Ｑ８のベースが該第１のダイオードＤ１のカソードに接
続せしめられているレベル変換回路が示されている。
例を図面を参照しながら詳細に説明する。即ち、図１
は、本発明に係るレベル変換回路の一具体例の構成を説
明したブロックダイアグラムであり、図１に於いては、
ＣＭＯＳ回路１とＥＣＬ回路２が混在された半導体集積
回路に於いて、該ＣＭＯＳ回路１の出力を該ＥＣＬ回路
２に入力するに際に使用されるレベル変換回路３で有っ
て、該ＣＭＯＳ回路１の出力を受ける入力端ＩＮ１、該
ＥＣＬ回路２の入力部ＩＮ２に接続されている出力端Ｏ
ＵＴ１、該入力端ＩＮ１と該出力端ＯＵＴ１との間に設
けられ、そのカソードが該入力端ＩＮ１に接続され、そ
のアノードが該出力端ＯＵＴ１に接続されている第１の
ダイオードＤ１、該第１のダイオードＤ１のアノードと
電源Ｖｃｃとの間に設けられた、コレクタが該電源と接
続されているトランジスタＱ８及び該トランジスタＱ８
のエミッタにそのアノードが接続され、且つそのカソー
ドが該第１のダイオードＤ１のアノードに接続している
第２のダイオードＤ２若しくは該トランジスタＱ８のエ
ミッタと該第１のダイオードＤ１のアノードに接続して
いる抵抗で構成されたものであり、更に該トランジスタ
Ｑ８のベースが該第１のダイオードＤ１のカソードに接
続せしめられているレベル変換回路が示されている。
【００１５】つまり、本発明にかかるレベル変換回路３
に於いては、バイポーラトランジスタとダイオードのみ
で構成されており、その回路構成も簡単に設計されてい
るので、該レベル変換回路に使用される素子、即ち、バ
イポーラトランジスタとダイオードの数を従来のレベル
変換回路に比べて著しく低減する事が可能となり、従っ
て、該レベル変換回路３そのもののサイズも小さくでき
るので、高集積化と高速化が同時に実現する事が出来る
のである。
に於いては、バイポーラトランジスタとダイオードのみ
で構成されており、その回路構成も簡単に設計されてい
るので、該レベル変換回路に使用される素子、即ち、バ
イポーラトランジスタとダイオードの数を従来のレベル
変換回路に比べて著しく低減する事が可能となり、従っ
て、該レベル変換回路３そのもののサイズも小さくでき
るので、高集積化と高速化が同時に実現する事が出来る
のである。
【００１６】更に、本発明に係るレベル変換回路に於い
ては、定常的な電流は、殆ど０となり、信号レベルの変
化する中間時点のみ必要な電流を流す事が可能となる。
本発明に係る該レベル変換回路に於いて使用されるトラ
ンジスタＱ８は、ＮＰＮ型バイポーラトランジスタであ
る事が好ましく、そのコレクタが、高電位電源に又その
エミッタが第２のダイオードＤ２のアノード側にそれぞ
れ接続される様に配置するものである。
ては、定常的な電流は、殆ど０となり、信号レベルの変
化する中間時点のみ必要な電流を流す事が可能となる。
本発明に係る該レベル変換回路に於いて使用されるトラ
ンジスタＱ８は、ＮＰＮ型バイポーラトランジスタであ
る事が好ましく、そのコレクタが、高電位電源に又その
エミッタが第２のダイオードＤ２のアノード側にそれぞ
れ接続される様に配置するものである。
【００１７】又、該トランジスタＱ８のベースは、第１
のダイオードＤ１のカソード側に接続される様に配線さ
れているものである。又本発明に係る該レベル変換回路
３に於ける該第１のダイオードＤ１と第２のダイオード
Ｄ２とは、互いに異なる特性を有している事が好まし
く、又本発明に於いて使用される各ダイオードの数は、
任意であり、ＣＭＯＳ回路１とＥＣＬ回路２の各信号レ
ベルを勘案して適宜に選択し、決定する事が出来る。
のダイオードＤ１のカソード側に接続される様に配線さ
れているものである。又本発明に係る該レベル変換回路
３に於ける該第１のダイオードＤ１と第２のダイオード
Ｄ２とは、互いに異なる特性を有している事が好まし
く、又本発明に於いて使用される各ダイオードの数は、
任意であり、ＣＭＯＳ回路１とＥＣＬ回路２の各信号レ
ベルを勘案して適宜に選択し、決定する事が出来る。
【００１８】又、本発明に係るレベル変換回路に於いて
は、該第１のダイオードＤ１のアノードと該トランジス
タＱ８のエミッタとの間に配置される第２のダイオード
Ｄ２若しくは抵抗Ｒは、変換レベルの程度を決定するも
のであり、その程度に従って何れかを選択する事が出来
る。本発明に於ける該レベル変換回路３に於いては、場
合によっては、該第２のダイオードＤ２若しくは抵抗Ｒ
は使用しないでも良い場合もある。
は、該第１のダイオードＤ１のアノードと該トランジス
タＱ８のエミッタとの間に配置される第２のダイオード
Ｄ２若しくは抵抗Ｒは、変換レベルの程度を決定するも
のであり、その程度に従って何れかを選択する事が出来
る。本発明に於ける該レベル変換回路３に於いては、場
合によっては、該第２のダイオードＤ２若しくは抵抗Ｒ
は使用しないでも良い場合もある。
【００１９】本発明に係るレベル変換回路３の動作を説
明すると、今、ＥＣＬ回路２を図３に示されたと同様の
構成の回路を使用し、高電位電源Ｖｃｃの電圧を０Ｖ、
又低電位電源Ｖｅｅの電圧を−５．２Ｖに設定した場合
に、ＣＭＯＳ回路１の出力側から、該レベル変換回路３
の入力端ＩＮ１に“Ｌ”レベル（≒−５．２Ｖ）が入力
された場合、第１のダイオードＤ１がＯＮとなるが、ト
ランジスタＱ８及び第２のダイオードＤ２はＯＦＦとな
るので、電流は該ＥＣＬ回路２の入力端ＩＮ２即ち、該
トランジスタＱ１のベースから該第１のダイオードＤ１
を介してＣＭＯＳ回路１の低電位電源に流れる事にな
る。
明すると、今、ＥＣＬ回路２を図３に示されたと同様の
構成の回路を使用し、高電位電源Ｖｃｃの電圧を０Ｖ、
又低電位電源Ｖｅｅの電圧を−５．２Ｖに設定した場合
に、ＣＭＯＳ回路１の出力側から、該レベル変換回路３
の入力端ＩＮ１に“Ｌ”レベル（≒−５．２Ｖ）が入力
された場合、第１のダイオードＤ１がＯＮとなるが、ト
ランジスタＱ８及び第２のダイオードＤ２はＯＦＦとな
るので、電流は該ＥＣＬ回路２の入力端ＩＮ２即ち、該
トランジスタＱ１のベースから該第１のダイオードＤ１
を介してＣＭＯＳ回路１の低電位電源に流れる事にな
る。
【００２０】この場合、該ＥＣＬ回路２の該トランジス
タＱ１のベースは、Ｖｅｅより該トランジスタＱ１のＶ
BE１段上がった電位レベルである約−４．６Ｖ付近に変
換される。この場合、該トランジスタＱ１はＯＦＦとな
る為該トランジスタＱ４がＯＮとなるので、該ＥＣＬ回
路２の出力端ＯＵＴには、約−０．９Ｖの電圧が出力さ
れ“Ｈ”レベルとなる。
タＱ１のベースは、Ｖｅｅより該トランジスタＱ１のＶ
BE１段上がった電位レベルである約−４．６Ｖ付近に変
換される。この場合、該トランジスタＱ１はＯＦＦとな
る為該トランジスタＱ４がＯＮとなるので、該ＥＣＬ回
路２の出力端ＯＵＴには、約−０．９Ｖの電圧が出力さ
れ“Ｈ”レベルとなる。
【００２１】一方、ＣＭＯＳ回路１の出力側から、該レ
ベル変換回路３の入力端ＩＮ１に“Ｈ”レベル（≒−
０．０Ｖ）が入力された場合、トランジスタＱ８及び第
２のダイオードＤ２はＯＮとなり、該第１のダイオード
Ｄ１はＯＦＦとなるので、電流は、高電位電源Ｖｃｃか
ら該トランジスタＱ８及び第２のダイオードＤ２を介し
て該該ＥＣＬ回路２の入力端ＩＮ２即ち、該トランジス
タＱ１のベースに流れる事になる。
ベル変換回路３の入力端ＩＮ１に“Ｈ”レベル（≒−
０．０Ｖ）が入力された場合、トランジスタＱ８及び第
２のダイオードＤ２はＯＮとなり、該第１のダイオード
Ｄ１はＯＦＦとなるので、電流は、高電位電源Ｖｃｃか
ら該トランジスタＱ８及び第２のダイオードＤ２を介し
て該該ＥＣＬ回路２の入力端ＩＮ２即ち、該トランジス
タＱ１のベースに流れる事になる。
【００２２】その為、該トランジスタＱ１のベース電位
は、高電位電源Ｖｃｃから該トランジスタＱ８と該第２
のダイオードＤ２による電圧降下分下がったレベル、即
ち約−１．６Ｖに設定される事になる。この場合、該Ｅ
ＣＬ回路２に於ける該トランジスタＱ１がＯＮとなり、
該ＥＣＬ回路２の出力端ＯＵＴには、約−１．８Ｖの電
圧が出力され“Ｌ”レベルとなる。
は、高電位電源Ｖｃｃから該トランジスタＱ８と該第２
のダイオードＤ２による電圧降下分下がったレベル、即
ち約−１．６Ｖに設定される事になる。この場合、該Ｅ
ＣＬ回路２に於ける該トランジスタＱ１がＯＮとなり、
該ＥＣＬ回路２の出力端ＯＵＴには、約−１．８Ｖの電
圧が出力され“Ｌ”レベルとなる。
【００２３】
【発明の効果】本発明は、上記した様な構成を有してい
るので、高速かつ高集積可能でしかも低消費電力である
ＣＭＯＳレベルからＥＣＬレベルへのレベル変換回路を
容易に構成出来、その結果、コンピュ−タ−システム等
に於ける性能向上に大きく寄与する事が出来る。
るので、高速かつ高集積可能でしかも低消費電力である
ＣＭＯＳレベルからＥＣＬレベルへのレベル変換回路を
容易に構成出来、その結果、コンピュ−タ−システム等
に於ける性能向上に大きく寄与する事が出来る。
【図１】図１は、本発明に係るレベル変換回路の一具体
例の構成を示すブロックダイアグラムである。
例の構成を示すブロックダイアグラムである。
【図２】図２は、従来におけるレベル変換回路の一例を
示すブロックダイアグラムである。
示すブロックダイアグラムである。
【図３】図３は、従来におけるレベル変換回路の他の例
を示すブロックダイアグラムである。
を示すブロックダイアグラムである。
１…ＣＭＯＳ回路 ２…ＥＣＬ回路 ３…レベル変換回路 Ｑ８…バイポーラトランジスタ Ｄ１…第１のダイオード Ｄ２…第２のダイオード
Claims (4)
- 【請求項１】 ＣＭＯＳ回路とＥＣＬ回路が混在された
半導体集積回路に於いて、該ＣＭＯＳ回路の出力を該Ｅ
ＣＬ回路に入力するに際に使用されるレベル変換回路で
有って、該ＣＭＯＳ回路の出力を受ける入力端、該ＥＣ
Ｌ回路の入力部に接続されている出力端、該入力端と該
出力端との間に設けられ、そのカソードが該入力端に接
続され、そのアノードが該出力端に接続されている第１
のダイオード、該第１のダイオードのアノードと電源と
の間に設けられた、コレクタが該電源と接続されている
トランジスタ及び該トランジスタのエミッタにそのアノ
ードが接続され、且つそのカソードが該第１のダイオー
ドのアノードに接続している第２のダイオード若しくは
該トランジスタのエミッタと該第１のダイオードのアノ
ードに接続している抵抗で構成されたものであり、更に
該トランジスタのベースが該第１のダイオードのカソー
ドに接続せしめられている事を特徴とするレベル変換回
路。 - 【請求項２】 該トランジスタは、ＮＰＮ型バイポーラ
トランジスタである事を特徴とする請求項１記載のレベ
ル変換回路。 - 【請求項３】 該電源は、該ＥＣＬ回路と共通の高電位
電源である事を特徴とする請求項１記載のレベル変換回
路。 - 【請求項４】 該第１のダイオードと第２のダイオード
とは、互いに異なる特性を有している事を特徴とする請
求項１記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174267A JPH0621799A (ja) | 1992-07-01 | 1992-07-01 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174267A JPH0621799A (ja) | 1992-07-01 | 1992-07-01 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621799A true JPH0621799A (ja) | 1994-01-28 |
Family
ID=15975664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174267A Withdrawn JPH0621799A (ja) | 1992-07-01 | 1992-07-01 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109117401A (zh) * | 2018-09-04 | 2019-01-01 | 黔东南民族职业技术学院 | 一种串口电平转换器 |
-
1992
- 1992-07-01 JP JP4174267A patent/JPH0621799A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109117401A (zh) * | 2018-09-04 | 2019-01-01 | 黔东南民族职业技术学院 | 一种串口电平转换器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |