JPH0774185A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0774185A JPH0774185A JP5216614A JP21661493A JPH0774185A JP H0774185 A JPH0774185 A JP H0774185A JP 5216614 A JP5216614 A JP 5216614A JP 21661493 A JP21661493 A JP 21661493A JP H0774185 A JPH0774185 A JP H0774185A
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Abstract
(57)【要約】
【目的】 高周波特性に優れ、しかもチップ面積が縮小
された半導体装置を提供することである。 【構成】 外部信号により、１つの入／出力信号と２つ
の出／入力信号とをスイッチングする半導体装置におい
て、前記入／出力信号が入／出力される第１の共通電極
と、前記第１の共通電極に隣接し、前記２つの出／入力
信号がそれぞれ出／入力される第１及び第２の出／入力
電極と、前記第１及び第２の出／入力電極にそれぞれ隣
接した第２の共通電極と、前記第１の共通電極と前記第
１及び第２の出／入力電極との間に設けられた第１の制
御電極と、前記第２の共通電極と前記第１及び第２の出
／入力電極との間に設けられた第２の制御電極とを半導
体上に含む。
された半導体装置を提供することである。 【構成】 外部信号により、１つの入／出力信号と２つ
の出／入力信号とをスイッチングする半導体装置におい
て、前記入／出力信号が入／出力される第１の共通電極
と、前記第１の共通電極に隣接し、前記２つの出／入力
信号がそれぞれ出／入力される第１及び第２の出／入力
電極と、前記第１及び第２の出／入力電極にそれぞれ隣
接した第２の共通電極と、前記第１の共通電極と前記第
１及び第２の出／入力電極との間に設けられた第１の制
御電極と、前記第２の共通電極と前記第１及び第２の出
／入力電極との間に設けられた第２の制御電極とを半導
体上に含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体上に集積された
半導体装置に関し、特に高周波スイッチとして使用され
る半導体装置に関する。
半導体装置に関し、特に高周波スイッチとして使用され
る半導体装置に関する。
【０００２】
【従来の技術】従来より、この種の高周波スイッチは、
例えばＵＨＦ帯〜２ＧＨｚの移動体通信におけるトラン
シーバのアンテナの切換えに使用されており、回路のス
イッチング素子である電界効果トランジスタは、１ＧＨ
ｚ以上で低損失を確保する等の良好な高周波特性を得る
ため、またＵＨＦ帯での耐圧力を考慮してＧａＡｓ系の
ＭＥＳＦＥＴ（ゲート形成面に金属を接合させてそのシ
ョットキーバリアをゲート電極とするＦＥＴ）を用いる
ことが多い。さらに、ＦＥＴとしては、総ゲート幅の大
きいＦＥＴを用いた方がスイッチとしての耐電力性、耐
歪み性に優れているため、いわゆる櫛形ゲート構造のＦ
ＥＴが主に用いられる。
例えばＵＨＦ帯〜２ＧＨｚの移動体通信におけるトラン
シーバのアンテナの切換えに使用されており、回路のス
イッチング素子である電界効果トランジスタは、１ＧＨ
ｚ以上で低損失を確保する等の良好な高周波特性を得る
ため、またＵＨＦ帯での耐圧力を考慮してＧａＡｓ系の
ＭＥＳＦＥＴ（ゲート形成面に金属を接合させてそのシ
ョットキーバリアをゲート電極とするＦＥＴ）を用いる
ことが多い。さらに、ＦＥＴとしては、総ゲート幅の大
きいＦＥＴを用いた方がスイッチとしての耐電力性、耐
歪み性に優れているため、いわゆる櫛形ゲート構造のＦ
ＥＴが主に用いられる。
【０００３】図３は、この種の高周波スイッチの構成を
示す従来の回路図である。
示す従来の回路図である。
【０００４】この高周波スイッチは、前記したトランシ
ーバの内部にモノリシック集積回路として設けられるも
ので、入／出力端子１を有し、この入／出力端子には外
部端子２に接続されるアンテナ３からの高周波信号が供
給される。また、該入／出力端子１は例えばコイル４を
介して接地されているので、直流的にはグランド電位と
なっている。
ーバの内部にモノリシック集積回路として設けられるも
ので、入／出力端子１を有し、この入／出力端子には外
部端子２に接続されるアンテナ３からの高周波信号が供
給される。また、該入／出力端子１は例えばコイル４を
介して接地されているので、直流的にはグランド電位と
なっている。
【０００５】さらに、入／出力端子１は、チップ内部側
に設けられたＭＥＳＦＥＴ５，６の各ソースに接続さ
れ、そして、ＦＥＴ５のゲートが抵抗７を介してコント
ロール端子９に、ＦＥＴ６のゲートが抵抗８を介してコ
ントロール端子１０にそれぞれ接続されている。一方、
ＦＥＴ５，６の各ドレインは、ＭＥＳＦＥＴ１１，１２
の各ドレインにそれぞれ接続され、そのＦＥＴ１１，１
２の各ゲートは、抵抗１３，１４を介してコントロール
端子１０，９にそれぞれ接続されている。ＦＥＴ１１，
１２の各ソースは接地されている。
に設けられたＭＥＳＦＥＴ５，６の各ソースに接続さ
れ、そして、ＦＥＴ５のゲートが抵抗７を介してコント
ロール端子９に、ＦＥＴ６のゲートが抵抗８を介してコ
ントロール端子１０にそれぞれ接続されている。一方、
ＦＥＴ５，６の各ドレインは、ＭＥＳＦＥＴ１１，１２
の各ドレインにそれぞれ接続され、そのＦＥＴ１１，１
２の各ゲートは、抵抗１３，１４を介してコントロール
端子１０，９にそれぞれ接続されている。ＦＥＴ１１，
１２の各ソースは接地されている。
【０００６】また、ＦＥＴ５，６の各ドレインは、入／
出力端子１５，１６を介してチップ外部に設けられた直
流分カット用のコンデンサ１７，１８にそれぞれ接続さ
れ、そしてコンデンサ１７側には受信部（図示省略）
が、またコンデンサ１８側には送信部（図示省略）がそ
れぞれ接続されている。
出力端子１５，１６を介してチップ外部に設けられた直
流分カット用のコンデンサ１７，１８にそれぞれ接続さ
れ、そしてコンデンサ１７側には受信部（図示省略）
が、またコンデンサ１８側には送信部（図示省略）がそ
れぞれ接続されている。
【０００７】受信時には、コントロール端子９，１０を
それぞれ“Ｈ”レベル及び“Ｌ”レベルに設定し、ＦＥ
Ｔ５，１２はオン状態に、ＦＥＴ６，１１はオフ状態に
する。その結果、アンテナ３からの高周波信号は、入／
出力端子１を介してＦＥＴ５及びコンデンサ１７を経て
受信部へ供給される。
それぞれ“Ｈ”レベル及び“Ｌ”レベルに設定し、ＦＥ
Ｔ５，１２はオン状態に、ＦＥＴ６，１１はオフ状態に
する。その結果、アンテナ３からの高周波信号は、入／
出力端子１を介してＦＥＴ５及びコンデンサ１７を経て
受信部へ供給される。
【０００８】これに対して送信時は、コントロール端子
９，１０をそれぞれ“Ｌ”レベル及び“Ｈ”レベルに設
定し、ＦＥＴ５，１２はオフ状態に、ＦＥＴ６，１１は
オン状態にする。その結果、送信部からの高周波信号
は、コンデンサ１８及びＦＥＴ６を経て入／出力端子１
からアンテナ３へ送出される。
９，１０をそれぞれ“Ｌ”レベル及び“Ｈ”レベルに設
定し、ＦＥＴ５，１２はオフ状態に、ＦＥＴ６，１１は
オン状態にする。その結果、送信部からの高周波信号
は、コンデンサ１８及びＦＥＴ６を経て入／出力端子１
からアンテナ３へ送出される。
【０００９】ＦＥＴ５，６，１１，１２は、オン状態の
ときには低抵抗に、オフ状態のときは高抵抗になる。そ
のうち、高周波信号の伝達経路に対して直列に挿入され
ているＦＥＴ５，６（以下、直列ＦＥＴという）はオン
状態のときに高周波信号を通過させ、オフ状態のときに
信号を反射する。但し、ＦＥＴには通常ソース・ドレイ
ン間に寄生容量があるため、信号の周波数が高くなると
この寄生容量による結合で、ある程度信号が通過する。
ときには低抵抗に、オフ状態のときは高抵抗になる。そ
のうち、高周波信号の伝達経路に対して直列に挿入され
ているＦＥＴ５，６（以下、直列ＦＥＴという）はオン
状態のときに高周波信号を通過させ、オフ状態のときに
信号を反射する。但し、ＦＥＴには通常ソース・ドレイ
ン間に寄生容量があるため、信号の周波数が高くなると
この寄生容量による結合で、ある程度信号が通過する。
【００１０】周波数の高い信号に対しては並列に挿入さ
れているＦＥＴ１１，１２（以下、並列ＦＥＴという）
をオン状態とし、信号伝達経路の電位をほぼ接地電位と
することにより信号を反射させる。並列ＦＥＴ１１，１
２がオフ状態であるときはほとんど信号に影響を及ぼさ
ない。
れているＦＥＴ１１，１２（以下、並列ＦＥＴという）
をオン状態とし、信号伝達経路の電位をほぼ接地電位と
することにより信号を反射させる。並列ＦＥＴ１１，１
２がオフ状態であるときはほとんど信号に影響を及ぼさ
ない。
【００１１】上記の高周波スイッチを同一基板上に集積
化（モノリシック集積回路）した場合は、個別のＦＥＴ
で構成する場合に比べて、全体的な小型化、高周波特性
の向上を図ることができる。
化（モノリシック集積回路）した場合は、個別のＦＥＴ
で構成する場合に比べて、全体的な小型化、高周波特性
の向上を図ることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、この高
周波スイッチをモノリシック集積回路で構成する場合、
ＦＥＴ５，６，１１，１２と、抵抗７，８，１３，１４
と、ＦＥＴ間の配線とを別々に配置してレイアウト設計
を行っている。そのため、チップ面積が小さくならずコ
スト高になるという問題があった。特に、直列ＦＥＴと
して櫛形ゲート構造のＦＥＴを用い、且つゲートの本数
を偶数とした場合は、その問題が顕著となる。
周波スイッチをモノリシック集積回路で構成する場合、
ＦＥＴ５，６，１１，１２と、抵抗７，８，１３，１４
と、ＦＥＴ間の配線とを別々に配置してレイアウト設計
を行っている。そのため、チップ面積が小さくならずコ
スト高になるという問題があった。特に、直列ＦＥＴと
して櫛形ゲート構造のＦＥＴを用い、且つゲートの本数
を偶数とした場合は、その問題が顕著となる。
【００１３】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高周波特性に
優れ、しかもチップ面積が縮小された半導体装置を提供
することである。
するためになされたもので、その目的は、高周波特性に
優れ、しかもチップ面積が縮小された半導体装置を提供
することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、外部信号により、１つの入／出力
信号と２つの出／入力信号とをスイッチングする半導体
装置において、前記入／出力信号が入／出力される第１
の共通電極と、前記第１の共通電極に隣接し、前記２つ
の出／入力信号がそれぞれ出／入力される第１及び第２
の出／入力電極と、前記第１及び第２の出／入力電極に
それぞれ隣接した第２の共通電極と、前記第１の共通電
極と前記第１及び第２の出／入力電極との間に設けられ
た第１の制御電極と、前記第２の共通電極と前記第１及
び第２の出／入力電極との間に設けられた第２の制御電
極とを半導体上に含むことにある。
に、本発明の特徴は、外部信号により、１つの入／出力
信号と２つの出／入力信号とをスイッチングする半導体
装置において、前記入／出力信号が入／出力される第１
の共通電極と、前記第１の共通電極に隣接し、前記２つ
の出／入力信号がそれぞれ出／入力される第１及び第２
の出／入力電極と、前記第１及び第２の出／入力電極に
それぞれ隣接した第２の共通電極と、前記第１の共通電
極と前記第１及び第２の出／入力電極との間に設けられ
た第１の制御電極と、前記第２の共通電極と前記第１及
び第２の出／入力電極との間に設けられた第２の制御電
極とを半導体上に含むことにある。
【００１５】
【作用】上述の如き構成によれば、半導体装置を構成す
る複数のＦＥＴにおいて電極（第１の共通電極と第１及
び第２の出／入力電極）を共用することができるため、
チップ面積を縮小することができ、しかもモノリシック
に半導体上で構成できるため高周波特性も優れている。
る複数のＦＥＴにおいて電極（第１の共通電極と第１及
び第２の出／入力電極）を共用することができるため、
チップ面積を縮小することができ、しかもモノリシック
に半導体上で構成できるため高周波特性も優れている。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した高周波スイッチ（半
導体装置）のパターン配置図であり、上述した図３に示
す回路のパターン配置を示すものである。なお、図３と
共通の要素には同一の符号が付されている。
明する。図１は、本発明を実施した高周波スイッチ（半
導体装置）のパターン配置図であり、上述した図３に示
す回路のパターン配置を示すものである。なお、図３と
共通の要素には同一の符号が付されている。
【００１７】本実施例は、モノリシックに高周波スイッ
チを製造する際に１つのＦＥＴを以下の如く分割した構
造とすることにより、チップ面積を小さくしたことに特
徴がある。
チを製造する際に１つのＦＥＴを以下の如く分割した構
造とすることにより、チップ面積を小さくしたことに特
徴がある。
【００１８】この高周波スイッチには、半絶縁性のＧａ
Ａｓ基板上にＳｉをイオン注入した活性層（図示省略）
が設けられており、その活性層上に次のように電極パタ
ーンを配置する。
Ａｓ基板上にＳｉをイオン注入した活性層（図示省略）
が設けられており、その活性層上に次のように電極パタ
ーンを配置する。
【００１９】図１において、チップの中央部には直列Ｆ
ＥＴ５，６の各ソース電極（第１の共通電極）２１が３
本の櫛形に分割されて一体的に配置されている。その３
本の櫛形の中央部分が、直列ＦＥＴ５，６における両方
のソース電極２１を共用すると共に、その上端部が入／
出力端子１を構成している。
ＥＴ５，６の各ソース電極（第１の共通電極）２１が３
本の櫛形に分割されて一体的に配置されている。その３
本の櫛形の中央部分が、直列ＦＥＴ５，６における両方
のソース電極２１を共用すると共に、その上端部が入／
出力端子１を構成している。
【００２０】さらに、チップの両サイドには、並列ＦＥ
Ｔ１１，１２の各ソース電極（第２の共通電極）２２，
２３が前記直列ＦＥＴ５，６のソース電極２１と所定間
隔（前記ソース電極２１の櫛形の間隔と同程度の寸法）
を置いてそれぞれ配置されている。この並列ＦＥＴ１
１，１２の各ソース電極２２，２３はそれぞれ２本の櫛
形に分割され、その各２本の櫛形の外側の方が接地され
る。
Ｔ１１，１２の各ソース電極（第２の共通電極）２２，
２３が前記直列ＦＥＴ５，６のソース電極２１と所定間
隔（前記ソース電極２１の櫛形の間隔と同程度の寸法）
を置いてそれぞれ配置されている。この並列ＦＥＴ１
１，１２の各ソース電極２２，２３はそれぞれ２本の櫛
形に分割され、その各２本の櫛形の外側の方が接地され
る。
【００２１】このように配置された直列ＦＥＴ５，６と
並列ＦＥＴ１１，１２との各ソース電極２１，２２，２
３によって形成された同寸法の６個の間隔部分には、該
直列ＦＥＴ５，６及び並列ＦＥＴ１１，１２の各ドレイ
ン電極（第１及び第２の出／入力電極）２４，２５が配
置されている。すなわち、ドレイン電極２４，２５は、
それぞれ３本の櫛形に分割されて一体形成され、その幅
寸法は前記間隔部分より小さく設定されている。そのう
ち、ドレイン電極２４の各櫛形部は、前記各ソース電極
２１，２２，２３によって形成された同寸法の６個の間
隔部分のうちの左側の３個に配置され、右側３個にはド
レイン電極２５の各櫛形部が配置されている。ここで、
ソース電極２１，２２，２３とドレイン電極２４，２５
との間に形成される各隙間部分は、後述するゲート電極
が配置できる程度の同寸法に設定される。
並列ＦＥＴ１１，１２との各ソース電極２１，２２，２
３によって形成された同寸法の６個の間隔部分には、該
直列ＦＥＴ５，６及び並列ＦＥＴ１１，１２の各ドレイ
ン電極（第１及び第２の出／入力電極）２４，２５が配
置されている。すなわち、ドレイン電極２４，２５は、
それぞれ３本の櫛形に分割されて一体形成され、その幅
寸法は前記間隔部分より小さく設定されている。そのう
ち、ドレイン電極２４の各櫛形部は、前記各ソース電極
２１，２２，２３によって形成された同寸法の６個の間
隔部分のうちの左側の３個に配置され、右側３個にはド
レイン電極２５の各櫛形部が配置されている。ここで、
ソース電極２１，２２，２３とドレイン電極２４，２５
との間に形成される各隙間部分は、後述するゲート電極
が配置できる程度の同寸法に設定される。
【００２２】その際、ＦＥＴ５のソース電極２１とＦＥ
Ｔ１１のソース電極２２との間に形成された間隔部分に
配置されるドレイン電極２４の櫛形部は、ＦＥＴ５とＦ
ＥＴ１１のドレイン電極を共用する。同様に、ＦＥＴ６
のソース電極２１とＦＥＴ１２のソース電極２３との間
に形成された間隔部分に配置されるドレイン電極２５の
櫛形部は、ＦＥＴ６とＦＥＴ１２のドレイン電極を共用
する。そして、各々一体的に形成されるドレイン電極２
４，２５の各上端部はそれぞれ入／出力端子１５，１６
を構成する。
Ｔ１１のソース電極２２との間に形成された間隔部分に
配置されるドレイン電極２４の櫛形部は、ＦＥＴ５とＦ
ＥＴ１１のドレイン電極を共用する。同様に、ＦＥＴ６
のソース電極２１とＦＥＴ１２のソース電極２３との間
に形成された間隔部分に配置されるドレイン電極２５の
櫛形部は、ＦＥＴ６とＦＥＴ１２のドレイン電極を共用
する。そして、各々一体的に形成されるドレイン電極２
４，２５の各上端部はそれぞれ入／出力端子１５，１６
を構成する。
【００２３】なお、前記直列ＦＥＴ５，６及び並列ＦＥ
Ｔ１１，１２のソース電極２１，２２，２３及びドレイ
ン電極２４，２５は、例えばＡｕＧｅ／Ａｕ層からな
り、オーミックコンタクトがとられる。
Ｔ１１，１２のソース電極２１，２２，２３及びドレイ
ン電極２４，２５は、例えばＡｕＧｅ／Ａｕ層からな
り、オーミックコンタクトがとられる。
【００２４】以上のように配置された４個のＦＥＴ５，
６，１１，１２におけるソース電極２１，２２，２３と
ドレイン電極２４，２５との間に形成される前記各隙間
部分には、３本の櫛形に一体形成されたゲート電極（第
１及び第２の制御電極）２６，２７，２８，２９の櫛形
部がそれぞれ配置されている。ここで、ゲート電極２
６，２７，２８，２９は、例えばＴｉ／Ａｌ層から成
り、１個のＦＥＴ当りのゲート幅が１．２ｍｍであり、
かつ１本の櫛形部の長さは４００μｍに設定される。こ
れによって耐電力は２０ｄＢｍ程度になる。
６，１１，１２におけるソース電極２１，２２，２３と
ドレイン電極２４，２５との間に形成される前記各隙間
部分には、３本の櫛形に一体形成されたゲート電極（第
１及び第２の制御電極）２６，２７，２８，２９の櫛形
部がそれぞれ配置されている。ここで、ゲート電極２
６，２７，２８，２９は、例えばＴｉ／Ａｌ層から成
り、１個のＦＥＴ当りのゲート幅が１．２ｍｍであり、
かつ１本の櫛形部の長さは４００μｍに設定される。こ
れによって耐電力は２０ｄＢｍ程度になる。
【００２５】そして、抵抗１３，７，８，１４が各ゲー
ト電極２６〜２９の下端部側にそれぞれ接続されて形成
されている。そのうちの抵抗１３，８にはコントロール
端子１０が、抵抗７，１４にはコントロール端子９がそ
れぞれ接続され、これらコントロール端子９，１０がチ
ップ下部に配置されている。
ト電極２６〜２９の下端部側にそれぞれ接続されて形成
されている。そのうちの抵抗１３，８にはコントロール
端子１０が、抵抗７，１４にはコントロール端子９がそ
れぞれ接続され、これらコントロール端子９，１０がチ
ップ下部に配置されている。
【００２６】以上のように本実施例では、ソース電極２
１の櫛形部の中央部分が、直列ＦＥＴ５，６におけるソ
ース電極を共用し、ドレイン電極２４の櫛形部の中央部
分ががＦＥＴ５とＦＥＴ１１のドレイン電極を共用し、
且つドレイン電極２５の櫛形部の中央部分はＦＥＴ６と
ＦＥＴ１２のドレイン電極を共用する。そのため、従来
のように、直列ＦＥＴ５，６と、並列ＦＥＴ１１，１２
と、抵抗７，８，１３，１４と、ＦＥＴ間の配線とを別
々に配置した場合に比べてチップ面積をかなり小さくす
ることができる。本実施例によるチップ面積は２．６ｍ
ｍ2 程度になる。これにより、高周波特性に優れた低コ
ストの高周波スイッチが実現できる。
１の櫛形部の中央部分が、直列ＦＥＴ５，６におけるソ
ース電極を共用し、ドレイン電極２４の櫛形部の中央部
分ががＦＥＴ５とＦＥＴ１１のドレイン電極を共用し、
且つドレイン電極２５の櫛形部の中央部分はＦＥＴ６と
ＦＥＴ１２のドレイン電極を共用する。そのため、従来
のように、直列ＦＥＴ５，６と、並列ＦＥＴ１１，１２
と、抵抗７，８，１３，１４と、ＦＥＴ間の配線とを別
々に配置した場合に比べてチップ面積をかなり小さくす
ることができる。本実施例によるチップ面積は２．６ｍ
ｍ2 程度になる。これにより、高周波特性に優れた低コ
ストの高周波スイッチが実現できる。
【００２７】本発明の比較例として、本発明を適用せず
に、４個のＦＥＴ５，６，１１，１２と、抵抗７，８，
１３，１４と、ＦＥＴ間の配線とを別々に配置してレイ
アウトを行った場合の高周波スイッチのパターン配置図
を図２に示す。
に、４個のＦＥＴ５，６，１１，１２と、抵抗７，８，
１３，１４と、ＦＥＴ間の配線とを別々に配置してレイ
アウトを行った場合の高周波スイッチのパターン配置図
を図２に示す。
【００２８】同図に示すように上記実施例で説明した電
極の共用部分がないので、ゲート幅を上記実施例と同様
にした場合、そのチップ面積は３．９ｍｍ2 程度とな
り、本実施例の約１．５倍にもなる。なお、説明を簡単
にするために上記実施例と共通の要素には同一の符号を
付して詳細な説明は省略する。
極の共用部分がないので、ゲート幅を上記実施例と同様
にした場合、そのチップ面積は３．９ｍｍ2 程度とな
り、本実施例の約１．５倍にもなる。なお、説明を簡単
にするために上記実施例と共通の要素には同一の符号を
付して詳細な説明は省略する。
【００２９】なお、本発明は図示の実施例に限定されず
種々の変形が可能であり、例えば各電極をさらに櫛形に
分割してもよく、その場合も、ゲート電極の櫛形部の本
数は奇数とする。また、並列ＦＥＴ１１のソース電極２
２を接地したが、これを接地しなくともよい。
種々の変形が可能であり、例えば各電極をさらに櫛形に
分割してもよく、その場合も、ゲート電極の櫛形部の本
数は奇数とする。また、並列ＦＥＴ１１のソース電極２
２を接地したが、これを接地しなくともよい。
【００３０】
【発明の効果】以上に説明したように、入／出力信号が
入／出力される第１の共通電極と、前記第１の共通電極
に隣接し、２つの出／入力信号がそれぞれ出／入力され
る第１及び第２の出／入力電極と、前記第１及び第２の
出／入力電極にそれぞれ隣接した第２の共通電極と、前
記第１の共通電極と前記第１及び第２の出／入力電極と
の間に設けられた第１の制御電極と、前記第２の共通電
極と前記第１及び第２の出／入力電極との間に設けられ
た第２の制御電極とを半導体上に含むようにしたので、
チップ面積を大幅に縮小でき、しかも良好な高周波特性
を確保することができる。これにより、例えば低コスト
で高周波特性に優れた高周波スイッチを実現することが
可能となる。
入／出力される第１の共通電極と、前記第１の共通電極
に隣接し、２つの出／入力信号がそれぞれ出／入力され
る第１及び第２の出／入力電極と、前記第１及び第２の
出／入力電極にそれぞれ隣接した第２の共通電極と、前
記第１の共通電極と前記第１及び第２の出／入力電極と
の間に設けられた第１の制御電極と、前記第２の共通電
極と前記第１及び第２の出／入力電極との間に設けられ
た第２の制御電極とを半導体上に含むようにしたので、
チップ面積を大幅に縮小でき、しかも良好な高周波特性
を確保することができる。これにより、例えば低コスト
で高周波特性に優れた高周波スイッチを実現することが
可能となる。
【図１】本発明を実施した高周波スイッチのパターン配
置図である。
置図である。
【図２】本発明の比較例を示す図である。
【図３】従来の高周波スイッチの構成を示す回路図であ
る。
る。
１，１５，１６ 端子 ５，６ 直列ＦＥＴ ９，１０ コントロール端子 １１，１２ 並列ＦＥＴ ２１，２２，２３ ソース電極 ２４，２５ ドレイン電極 ２６，２７，２８，２９ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/693 Ａ 9473−5Ｊ
Claims (1)
- 【請求項１】 外部信号により、１つの入／出力信号と
２つの出／入力信号とをスイッチングする半導体装置に
おいて、 前記入／出力信号が入／出力される第１の共通電極と、 前記第１の共通電極に隣接し、前記２つの出／入力信号
がそれぞれ出／入力される第１及び第２の出／入力電極
と、 前記第１及び第２の出／入力電極にそれぞれ隣接した第
２の共通電極と、 前記第１の共通電極と前記第１及び第２の出／入力電極
との間に設けられた第１の制御電極と、 前記第２の共通電極と前記第１及び第２の出／入力電極
との間に設けられた第２の制御電極とを半導体上に含む
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216614A JPH0774185A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216614A JPH0774185A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774185A true JPH0774185A (ja) | 1995-03-17 |
Family
ID=16691193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5216614A Pending JPH0774185A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774185A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0784345A3 (en) * | 1995-12-28 | 1999-12-29 | Nec Corporation | Switching circuit comprising field effect transistors |
| US6020613A (en) * | 1997-09-29 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor array including resistive interconnections |
| WO2014188651A1 (ja) * | 2013-05-20 | 2014-11-27 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| WO2019003619A1 (ja) * | 2017-06-28 | 2019-01-03 | 株式会社村田製作所 | 高周波フィルタ、マルチプレクサ、高周波フロントエンド回路および通信装置 |
| US12615833B2 (en) | 2020-11-16 | 2026-04-28 | Mitsubishi Electric Corporation | Transistor |
-
1993
- 1993-08-31 JP JP5216614A patent/JPH0774185A/ja active Pending
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| US10911027B2 (en) | 2017-06-28 | 2021-02-02 | Murata Manufacturing Co., Ltd. | Radio-frequency filter, multiplexer, radio-frequency front-end circuit, and communication device |
| US12615833B2 (en) | 2020-11-16 | 2026-04-28 | Mitsubishi Electric Corporation | Transistor |
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