JPH0774241A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0774241A JPH0774241A JP5219409A JP21940993A JPH0774241A JP H0774241 A JPH0774241 A JP H0774241A JP 5219409 A JP5219409 A JP 5219409A JP 21940993 A JP21940993 A JP 21940993A JP H0774241 A JPH0774241 A JP H0774241A
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- Japan
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- conductivity type
- substrate
- inter
- insulating film
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し、分離用
の不純物拡散領域は活性層基板全体に亙って確実に基板
間絶縁膜に達するようにし、しかも、ウエルは基板間絶
縁膜に達しないか、若し、達した場合でも、表面不純物
濃度に影響を与えないようにしようとする。 【構成】 ＳＯＩ基板に於けるｎ型シリコン活性層基板
２３に選択的に形成された凹所２３Ａの底から下地であ
る基板間絶縁膜２２に到達してｐｎ接合分離を行うｐ型
不純物拡散領域２７と、ｐ型不純物拡散領域２７に依っ
てｐｎ接合分離されたｎ型シリコン活性層基板２３内に
選択的に且つ表面から下地である基板間絶縁膜２２へと
延びると共に前記基板間絶縁膜２２とは間隔をおくよう
に形成されるか、或いは、表面不純物濃度に影響を与え
ない範囲で基板間絶縁膜２２に接して形成されたｐ型ウ
エル２９とを備える。
の不純物拡散領域は活性層基板全体に亙って確実に基板
間絶縁膜に達するようにし、しかも、ウエルは基板間絶
縁膜に達しないか、若し、達した場合でも、表面不純物
濃度に影響を与えないようにしようとする。 【構成】 ＳＯＩ基板に於けるｎ型シリコン活性層基板
２３に選択的に形成された凹所２３Ａの底から下地であ
る基板間絶縁膜２２に到達してｐｎ接合分離を行うｐ型
不純物拡散領域２７と、ｐ型不純物拡散領域２７に依っ
てｐｎ接合分離されたｎ型シリコン活性層基板２３内に
選択的に且つ表面から下地である基板間絶縁膜２２へと
延びると共に前記基板間絶縁膜２２とは間隔をおくよう
に形成されるか、或いは、表面不純物濃度に影響を与え
ない範囲で基板間絶縁膜２２に接して形成されたｐ型ウ
エル２９とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ或いはｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用い且
つ素子分離構造を改良した半導体装置及びその製造方法
に関する。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ或いはｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用い且
つ素子分離構造を改良した半導体装置及びその製造方法
に関する。
【０００２】現在、半導体装置に於いては、多様な構成
のものが要求され、また、実現されつつある。例えば、
アナログ回路部分とディジタル回路部分とを混載した半
導体装置、或いは、パワー集積回路や整流回路を５
〔Ｖ〕以下の電圧で動作する論理回路と同一チップに混
載した半導体装置などが知られている。
のものが要求され、また、実現されつつある。例えば、
アナログ回路部分とディジタル回路部分とを混載した半
導体装置、或いは、パワー集積回路や整流回路を５
〔Ｖ〕以下の電圧で動作する論理回路と同一チップに混
載した半導体装置などが知られている。
【０００３】そのような半導体装置では、例えば、アナ
ログ回路部分に於ける素子とディジタル回路部分に於け
る素子との素子間干渉ノイズ、或いは、パワー集積回路
が発生するノイズの論理回路への干渉などの抑制が必要
とされている。前記抑制手段の一つとしてＳＯＩ基板を
用いた素子分離構造が期待されているところであるが、
未だ、解決しなければならない問題がある。
ログ回路部分に於ける素子とディジタル回路部分に於け
る素子との素子間干渉ノイズ、或いは、パワー集積回路
が発生するノイズの論理回路への干渉などの抑制が必要
とされている。前記抑制手段の一つとしてＳＯＩ基板を
用いた素子分離構造が期待されているところであるが、
未だ、解決しなければならない問題がある。
【０００４】
【従来の技術】図９はＳＯＩ基板を用いた素子分離構造
の一従来例を解説する為の半導体装置を表す要部切断側
面図である（要すれば、「電子情報通信学会：信学技報
ＳＤＭ９２−１４７（１９９３−０１）ｐｐ．７５〜
ｐｐ．８２」、を参照）。
の一従来例を解説する為の半導体装置を表す要部切断側
面図である（要すれば、「電子情報通信学会：信学技報
ＳＤＭ９２−１４７（１９９３−０１）ｐｐ．７５〜
ｐｐ．８２」、を参照）。
【０００５】図に於いて、１は支持基板、２はＳｉＯ2
からなる基板間絶縁膜、３はｎ型シリコン（Ｓｉ）活性
層基板、４は二酸化シリコン（ＳｉＯ2 ）からなるフィ
ールド絶縁膜、５はトレンチ（ｔｒｅｎｃｈ）、６は多
結晶シリコンからなるトレンチ埋め込み部分、７はゲー
ト絶縁膜、８Ａ及び８Ｄはアナログ部分及びディジタル
部分に於けるｐ型ウエル、９AP及び９DPはアナログ部分
及びディジタル部分に於けるｐチャネル・トランジス
タ、１０AN及び１０DNはアナログ部分及びディジタル部
分に於けるｎチャネル・トランジスタ、１１は接地線、
１２Ａ及び１２Ｄはアナログ部分及びディジタル部分に
於ける接地線、１３Ａ及び１３Ｄはアナログ部分及びデ
ィジタル部分に於けるＶDD供給線をそれぞれ示してい
る。
からなる基板間絶縁膜、３はｎ型シリコン（Ｓｉ）活性
層基板、４は二酸化シリコン（ＳｉＯ2 ）からなるフィ
ールド絶縁膜、５はトレンチ（ｔｒｅｎｃｈ）、６は多
結晶シリコンからなるトレンチ埋め込み部分、７はゲー
ト絶縁膜、８Ａ及び８Ｄはアナログ部分及びディジタル
部分に於けるｐ型ウエル、９AP及び９DPはアナログ部分
及びディジタル部分に於けるｐチャネル・トランジス
タ、１０AN及び１０DNはアナログ部分及びディジタル部
分に於けるｎチャネル・トランジスタ、１１は接地線、
１２Ａ及び１２Ｄはアナログ部分及びディジタル部分に
於ける接地線、１３Ａ及び１３Ｄはアナログ部分及びデ
ィジタル部分に於けるＶDD供給線をそれぞれ示してい
る。
【０００６】この半導体装置では、アナログ回路とディ
ジタル回路との間を表面から基板間絶縁膜２に達する一
般にＵ溝と呼ばれているトレンチ５に依って遮断し、ア
ナログ回路に対するディジタル干渉ノイズを抑制してい
る。
ジタル回路との間を表面から基板間絶縁膜２に達する一
般にＵ溝と呼ばれているトレンチ５に依って遮断し、ア
ナログ回路に対するディジタル干渉ノイズを抑制してい
る。
【０００７】図９に見られるように、ＳＯＩ基板とバル
ク深くまで分離するプロセスとを組み合わせることで、
これまで、外付けのモジュールであったデバイスをオン
・チップ化し、また、オン・チップ化することで生じる
素子間干渉の抑制も可能となりつつある。
ク深くまで分離するプロセスとを組み合わせることで、
これまで、外付けのモジュールであったデバイスをオン
・チップ化し、また、オン・チップ化することで生じる
素子間干渉の抑制も可能となりつつある。
【０００８】
【発明が解決しようとする課題】前記説明したＵ溝或い
はＶ溝などのトレンチに依って分離を行う場合、
はＶ溝などのトレンチに依って分離を行う場合、
【０００９】 Ｓｉ活性層基板に深いエッチングを行
う必要がある。因みに、図９に見られるトレンチ５であ
るＵ溝の深さは３〔μｍ〕が必要である。
う必要がある。因みに、図９に見られるトレンチ５であ
るＵ溝の深さは３〔μｍ〕が必要である。
【００１０】 トレンチの埋め戻しが必要である。図
示例では、溝内壁に酸化膜を形成してから、厚い多結晶
Ｓｉの埋め込みを行い、その後、エッチ・バックして表
面を平坦化するので、製造プロセスは複雑である。など
の問題がある。
示例では、溝内壁に酸化膜を形成してから、厚い多結晶
Ｓｉの埋め込みを行い、その後、エッチ・バックして表
面を平坦化するので、製造プロセスは複雑である。など
の問題がある。
【００１１】本発明者らは、前記問題を解消するには、
縦方向分離をトレンチに依存することを止め、従来、通
常基板を用いた場合に利用されているｐｎ接合に依る方
が良いと判断した。
縦方向分離をトレンチに依存することを止め、従来、通
常基板を用いた場合に利用されているｐｎ接合に依る方
が良いと判断した。
【００１２】図１０はｐｎ接合に依って分離を行う技術
を解説する為の半導体装置を表す要部切断側面図であ
り、図９に関して説明した部分と同部分は同記号で指示
してある。尚、図示の半導体装置は、実際には相補型Ｍ
ＩＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｉｎ
ｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＩ
Ｓ）半導体装置なのであるが、ｎチャネル・トランジス
タは省略してある。図に於いて、１４は分離用ｐ型不純
物拡散領域を示している。
を解説する為の半導体装置を表す要部切断側面図であ
り、図９に関して説明した部分と同部分は同記号で指示
してある。尚、図示の半導体装置は、実際には相補型Ｍ
ＩＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｉｎ
ｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＩ
Ｓ）半導体装置なのであるが、ｎチャネル・トランジス
タは省略してある。図に於いて、１４は分離用ｐ型不純
物拡散領域を示している。
【００１３】図１０に見られる素子分離構造は、前記
及びに記述した問題を全て解消することができ、有効
な手段なのであるが、分離用ｐ型不純物拡散領域１４を
形成する為のプロセスが余分に必要となる。
及びに記述した問題を全て解消することができ、有効
な手段なのであるが、分離用ｐ型不純物拡散領域１４を
形成する為のプロセスが余分に必要となる。
【００１４】ところで、半導体装置がＣＭＩＳであれ
ば、不純物拡散領域の形成をウエルの形成と同時に実施
すればプロセスを簡単化することができるのであるが、
実際には、それ程簡単ではない。
ば、不純物拡散領域の形成をウエルの形成と同時に実施
すればプロセスを簡単化することができるのであるが、
実際には、それ程簡単ではない。
【００１５】一般に、半導体中に於ける不純物拡散係数
と絶縁物質中に於ける不純物拡散係数とは異なっている
為、前記したようなウエルを形成する場合、Ｓｉ活性層
基板表面のウエル形成予定部分に導入した不純物が拡散
されて基板間絶縁膜に到達するような状態になると、そ
の拡散速度は低下してくる。その結果、同じプロセスを
基板間絶縁膜をもたない通常の基板に応用した場合と比
較すると、表面に於ける不純物濃度は高くなってしま
う。
と絶縁物質中に於ける不純物拡散係数とは異なっている
為、前記したようなウエルを形成する場合、Ｓｉ活性層
基板表面のウエル形成予定部分に導入した不純物が拡散
されて基板間絶縁膜に到達するような状態になると、そ
の拡散速度は低下してくる。その結果、同じプロセスを
基板間絶縁膜をもたない通常の基板に応用した場合と比
較すると、表面に於ける不純物濃度は高くなってしま
う。
【００１６】図１１はＳＯＩ基板に不純物拡散を行った
場合の不純物濃度分布を解説する為の線図であり、横軸
にＳＯＩ基板の深さを、そして、縦軸に不純物濃度をそ
れぞれ採ってあり、図９或いは図１０に関して説明した
部分と同部分は同記号で指示してある。
場合の不純物濃度分布を解説する為の線図であり、横軸
にＳＯＩ基板の深さを、そして、縦軸に不純物濃度をそ
れぞれ採ってあり、図９或いは図１０に関して説明した
部分と同部分は同記号で指示してある。
【００１７】図に於いて、ＮD1はＳＯＩ基板のＳｉ活性
層基板３に於ける不純物濃度プロファイルを表す特性
線、ＮD2は通常のＳｉ半導体基板に於ける不純物濃度プ
ロファイルを表す特性線をそれぞれ示しいる。
層基板３に於ける不純物濃度プロファイルを表す特性
線、ＮD2は通常のＳｉ半導体基板に於ける不純物濃度プ
ロファイルを表す特性線をそれぞれ示しいる。
【００１８】図示の特性線ＮD1及び特性線ＮD2は、プロ
セス条件を全く同一にして不純物拡散を行った場合に得
られた結果であって、ＳＯＩ基板の場合に表面の不純物
濃度が高くなっていること、及び、不純物拡散される半
導体層の厚さに依存して表面の不純物濃度が変化するこ
とが明瞭に看取される。
セス条件を全く同一にして不純物拡散を行った場合に得
られた結果であって、ＳＯＩ基板の場合に表面の不純物
濃度が高くなっていること、及び、不純物拡散される半
導体層の厚さに依存して表面の不純物濃度が変化するこ
とが明瞭に看取される。
【００１９】図１２はＭＩＳ電界効果トランジスタに於
けるしきい値電圧のＳｉ活性層基板厚さ依存性を表す線
図であり、横軸にはＳＯＩ基板に於けるＳｉ活性層基板
の厚さを、また、縦軸にはＭＩＳ電界効果トランジスタ
のしきい値電圧をそれぞれ採ってある。
けるしきい値電圧のＳｉ活性層基板厚さ依存性を表す線
図であり、横軸にはＳＯＩ基板に於けるＳｉ活性層基板
の厚さを、また、縦軸にはＭＩＳ電界効果トランジスタ
のしきい値電圧をそれぞれ採ってある。
【００２０】図に於いて、横軸に平行な一点鎖線ＮVth
は、ＳＯＩ基板に適用するプロセスと全く同じプロセス
を適用して通常基板にウエルを形成した場合に得られる
しきい値電圧のレベルを表している。
は、ＳＯＩ基板に適用するプロセスと全く同じプロセス
を適用して通常基板にウエルを形成した場合に得られる
しきい値電圧のレベルを表している。
【００２１】図に見られるように、ＳＯＩ基板を用いた
場合、Ｓｉ活性層基板の厚さに依存してしきい値電圧Ｖ
thが変動することが明らかである。
場合、Ｓｉ活性層基板の厚さに依存してしきい値電圧Ｖ
thが変動することが明らかである。
【００２２】通常、Ｓｉ活性層基板の厚さはウエハ内で
不均一であるから、ウエルを形成した場合、基板間絶縁
膜に到達する時間の遅速を生ずる。これは、取りも直さ
ず、表面不純物濃度が均一にならないことを意味し、そ
のようになると、ＭＩＳ電界効果トランジスタに於ける
しきい値電圧Ｖthや電流増幅率βなどの基本性能が変動
することになる。
不均一であるから、ウエルを形成した場合、基板間絶縁
膜に到達する時間の遅速を生ずる。これは、取りも直さ
ず、表面不純物濃度が均一にならないことを意味し、そ
のようになると、ＭＩＳ電界効果トランジスタに於ける
しきい値電圧Ｖthや電流増幅率βなどの基本性能が変動
することになる。
【００２３】従って、前記のようなＭＩＳ電界効果トラ
ンジスタの特性変動を抑制する為には、ウエルが基板間
絶縁膜に達しないようにしなければならない（要すれ
ば、特開平４−２６３４６７号公報を参照）。
ンジスタの特性変動を抑制する為には、ウエルが基板間
絶縁膜に達しないようにしなければならない（要すれ
ば、特開平４−２６３４６７号公報を参照）。
【００２４】さて、ウエルについては前記説明した通り
であるが、図１０について説明した分離用の不純物拡散
領域は、その機能上、確実に基板間絶縁膜まで到達させ
なければならない。
であるが、図１０について説明した分離用の不純物拡散
領域は、その機能上、確実に基板間絶縁膜まで到達させ
なければならない。
【００２５】その場合、Ｓｉ活性層基板が厚いと、１１
００〔℃〕〜１２００〔℃〕の高温で、３〔時間〕〜６
〔時間〕に亙る熱処理が必要となり、この処理をウエル
の形成及び分離用の不純物拡散領域の形成の二回に亙っ
て加えることになると、プロセス・コストの上昇は勿論
のこと、基板の反り、転位や結晶欠陥を誘起するなどの
問題が起こる。
００〔℃〕〜１２００〔℃〕の高温で、３〔時間〕〜６
〔時間〕に亙る熱処理が必要となり、この処理をウエル
の形成及び分離用の不純物拡散領域の形成の二回に亙っ
て加えることになると、プロセス・コストの上昇は勿論
のこと、基板の反り、転位や結晶欠陥を誘起するなどの
問題が起こる。
【００２６】本発明は、分離用の不純物拡散領域は活性
層基板全体に亙って確実に基板間絶縁膜に達するように
し、しかも、ウエルは基板間絶縁膜に達しないか、若
し、達した場合でも、表面不純物濃度に影響を与えない
ようにしようとする。
層基板全体に亙って確実に基板間絶縁膜に達するように
し、しかも、ウエルは基板間絶縁膜に達しないか、若
し、達した場合でも、表面不純物濃度に影響を与えない
ようにしようとする。
【００２７】
【課題を解決するための手段】図１は本発明者らが行な
った数多くの実験で得られたデータを纏めて表した線図
であって、原理を理解するのに有用であり、本発明は、
この原理を具体化する手段を開示する。
った数多くの実験で得られたデータを纏めて表した線図
であって、原理を理解するのに有用であり、本発明は、
この原理を具体化する手段を開示する。
【００２８】図に於いて、縦軸にはＳＯＩ基板に於ける
Ｓｉ活性層基板の厚さ〔μｍ〕を、そして、横軸にはウ
エル深さ〔μｍ〕をそれぞれ採ってある。但し、ここで
謂うウエル深さとは、ＳＯＩ基板に於けるＳｉ活性層基
板を通常基板と考えても良い程度に充分に厚くして形成
した場合のウエル深さである。
Ｓｉ活性層基板の厚さ〔μｍ〕を、そして、横軸にはウ
エル深さ〔μｍ〕をそれぞれ採ってある。但し、ここで
謂うウエル深さとは、ＳＯＩ基板に於けるＳｉ活性層基
板を通常基板と考えても良い程度に充分に厚くして形成
した場合のウエル深さである。
【００２９】このデータを得た実験では、Ｓｉ活性層基
板の厚さを異にするＳＯＩ基板を用意して、全く同じプ
ロセスを適用してＭＩＳ電界効果トランジスタを作成
し、しきい値ＶthのＳｉ活性層基板厚さ依存性を測定し
た。因みに、図１２に見られるデータは図１に見られる
データを得た実験に依って得られたものである。
板の厚さを異にするＳＯＩ基板を用意して、全く同じプ
ロセスを適用してＭＩＳ電界効果トランジスタを作成
し、しきい値ＶthのＳｉ活性層基板厚さ依存性を測定し
た。因みに、図１２に見られるデータは図１に見られる
データを得た実験に依って得られたものである。
【００３０】図２及び図３は熱処理した場合の基板深さ
方向に関する不純物濃度分布の経時変化を見た線図であ
る。尚、時間変化は（ａ）→（ｂ）→（ｃ）→（ｄ）の
順である。
方向に関する不純物濃度分布の経時変化を見た線図であ
る。尚、時間変化は（ａ）→（ｂ）→（ｃ）→（ｄ）の
順である。
【００３１】各図に於いて、縦軸には不純物濃度を、そ
して、横軸には深さ方向をそれぞれ採ってある。
して、横軸には深さ方向をそれぞれ採ってある。
【００３２】さて、図１に見られる領域（Ａ）は、ウエ
ルが基板間絶縁膜に到達せず、従って、ウエルの表面不
純物濃度が全く変化しないので、ＭＩＳ電界効果トラン
ジスタに於ける重要な特性であるしきい値Ｖthや電流増
幅率βなどに影響がなく、これを図２で見ると（ａ）の
場合である。
ルが基板間絶縁膜に到達せず、従って、ウエルの表面不
純物濃度が全く変化しないので、ＭＩＳ電界効果トラン
ジスタに於ける重要な特性であるしきい値Ｖthや電流増
幅率βなどに影響がなく、これを図２で見ると（ａ）の
場合である。
【００３３】また、ハッチングを施した領域（Ｂ）は、
ウエルが基板間絶縁膜に到達してはいるが、表面不純物
濃度に変化がなく、領域（Ａ）と同様、ＭＩＳ電界効果
トランジスタに於けるしきい値Ｖthや電流増幅率βなど
に影響がなく、これを図２及び図３で見ると（ｂ）及び
（ｃ）の場合である。
ウエルが基板間絶縁膜に到達してはいるが、表面不純物
濃度に変化がなく、領域（Ａ）と同様、ＭＩＳ電界効果
トランジスタに於けるしきい値Ｖthや電流増幅率βなど
に影響がなく、これを図２及び図３で見ると（ｂ）及び
（ｃ）の場合である。
【００３４】更にまた、領域（Ｃ）は、表面不純物濃度
が変化し、ＭＩＳ電界効果トランジスタに於けるしきい
値Ｖthや電流増幅率βなどに影響が現れ、これを図３で
見ると（ｄ）の場合である。
が変化し、ＭＩＳ電界効果トランジスタに於けるしきい
値Ｖthや電流増幅率βなどに影響が現れ、これを図３で
見ると（ｄ）の場合である。
【００３５】ところで、本発明の場合、分離用の不純物
拡散領域を形成するに際し、予め、活性層基板を加工し
ておくことが必要である為、工程簡略化の面では効果が
若干削がれることになるが、高温且つ長時間の熱処理を
複数回に亙って実施する必要がなくなるので、その欠点
を補って余りある。
拡散領域を形成するに際し、予め、活性層基板を加工し
ておくことが必要である為、工程簡略化の面では効果が
若干削がれることになるが、高温且つ長時間の熱処理を
複数回に亙って実施する必要がなくなるので、その欠点
を補って余りある。
【００３６】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、（１）ＳＯＩ基板
（例えばＳｉ半導体支持基板２１、ＳｉＯ2 基板間絶縁
膜２２、ｎ型Ｓｉ活性層基板２３などで構成されたＳＯ
Ｉ基板）に於ける一導電型半導体活性層基板（例えばｎ
型Ｓｉ活性層基板２３）に選択的に形成された凹所（例
えば凹所２３Ａ）の底から下地である基板間絶縁膜（例
えばＳｉＯ2 基板間絶縁膜２２）に到達してｐｎ接合分
離を行う反対導電型不純物拡散領域（例えば分離用ｐ型
不純物拡散領域２７）と、前記反対導電型不純物拡散領
域に依ってｐｎ接合分離された一導電型半導体活性層基
板内に選択的に且つ表面から下地である基板間絶縁膜へ
と延びると共に前記基板間絶縁膜とは間隔をおくように
形成された反対導電型或いは一導電型ウエル（例えばｐ
型ウエル２９）とを備えてなることを特徴とするか、或
いは、
装置及びその製造方法に於いては、（１）ＳＯＩ基板
（例えばＳｉ半導体支持基板２１、ＳｉＯ2 基板間絶縁
膜２２、ｎ型Ｓｉ活性層基板２３などで構成されたＳＯ
Ｉ基板）に於ける一導電型半導体活性層基板（例えばｎ
型Ｓｉ活性層基板２３）に選択的に形成された凹所（例
えば凹所２３Ａ）の底から下地である基板間絶縁膜（例
えばＳｉＯ2 基板間絶縁膜２２）に到達してｐｎ接合分
離を行う反対導電型不純物拡散領域（例えば分離用ｐ型
不純物拡散領域２７）と、前記反対導電型不純物拡散領
域に依ってｐｎ接合分離された一導電型半導体活性層基
板内に選択的に且つ表面から下地である基板間絶縁膜へ
と延びると共に前記基板間絶縁膜とは間隔をおくように
形成された反対導電型或いは一導電型ウエル（例えばｐ
型ウエル２９）とを備えてなることを特徴とするか、或
いは、
【００３７】（２）前記（１）に於いて、反対導電型或
いは一導電型ウエルが表面不純物濃度に影響を与えない
範囲で基板間絶縁膜に接して（例えば、ｐ型ウエルがぎ
りぎりで基板間絶縁膜２２に到達、或いは、図１でハッ
チングを施した領域（Ｂ）に止めるようにし、少なくと
も領域（Ｃ）には入らないように）形成されてなること
を特徴とするか、或いは、
いは一導電型ウエルが表面不純物濃度に影響を与えない
範囲で基板間絶縁膜に接して（例えば、ｐ型ウエルがぎ
りぎりで基板間絶縁膜２２に到達、或いは、図１でハッ
チングを施した領域（Ｂ）に止めるようにし、少なくと
も領域（Ｃ）には入らないように）形成されてなること
を特徴とするか、或いは、
【００３８】（３）ＳＯＩ基板に於ける一導電型半導体
活性層基板に選択的に凹所を形成する工程と、次いで、
前記一導電型半導体活性層基板の前記凹所が形成された
部分にｐｎ接合分離を行う反対導電型不純物拡散領域を
形成する為及び前記反対導電型不純物拡散領域でｐｎ接
合分離される前記一導電型半導体活性層基板内に於ける
反対導電型ウエル形成予定部分に反対導電型ウエルを形
成する為に選択的に反対導電型不純物を導入する工程
と、次いで、前記ｐｎ接合分離を行う反対導電型不純物
拡散領域が前記基板間絶縁膜に到達すると共に前記反対
導電型ウエルが前記基板間絶縁膜とは間隔をおいて形成
されるように熱処理を行う工程とが含まれてなることを
特徴とするか、或いは、
活性層基板に選択的に凹所を形成する工程と、次いで、
前記一導電型半導体活性層基板の前記凹所が形成された
部分にｐｎ接合分離を行う反対導電型不純物拡散領域を
形成する為及び前記反対導電型不純物拡散領域でｐｎ接
合分離される前記一導電型半導体活性層基板内に於ける
反対導電型ウエル形成予定部分に反対導電型ウエルを形
成する為に選択的に反対導電型不純物を導入する工程
と、次いで、前記ｐｎ接合分離を行う反対導電型不純物
拡散領域が前記基板間絶縁膜に到達すると共に前記反対
導電型ウエルが前記基板間絶縁膜とは間隔をおいて形成
されるように熱処理を行う工程とが含まれてなることを
特徴とするか、或いは、
【００３９】（４）前記（３）に於いて、ｐｎ接合分離
を行う反対導電型不純物拡散領域を前記基板間絶縁膜に
到達させる熱処理は反対導電型ウエルが表面不純物濃度
に影響を与えない範囲で基板間絶縁膜に接する程度であ
ることを特徴とするか、或いは、
を行う反対導電型不純物拡散領域を前記基板間絶縁膜に
到達させる熱処理は反対導電型ウエルが表面不純物濃度
に影響を与えない範囲で基板間絶縁膜に接する程度であ
ることを特徴とするか、或いは、
【００４０】（５）ＳＯＩ基板に於ける一導電型半導体
活性層基板に選択的に凹所を形成する工程と、次いで、
前記一導電型半導体活性層基板の前記凹所が形成された
部分にｐｎ接合分離を行う反対導電型不純物拡散領域を
形成する為の反対導電型不純物の導入及び前記反対導電
型不純物拡散領域でｐｎ接合分離される前記一導電型半
導体活性層基板内に於ける一導電型ウエル形成予定部分
に一導電型ウエルを形成する為の選択的な一導電型不純
物の導入を行う工程と、次いで、前記ｐｎ接合分離を行
う反対導電型不純物拡散領域が前記基板間絶縁膜に到達
すると共に前記一導電型ウエルが前記基板間絶縁膜とは
間隔をおいて形成されるように熱処理を行う工程とが含
まれてなることを特徴とするか、或いは、
活性層基板に選択的に凹所を形成する工程と、次いで、
前記一導電型半導体活性層基板の前記凹所が形成された
部分にｐｎ接合分離を行う反対導電型不純物拡散領域を
形成する為の反対導電型不純物の導入及び前記反対導電
型不純物拡散領域でｐｎ接合分離される前記一導電型半
導体活性層基板内に於ける一導電型ウエル形成予定部分
に一導電型ウエルを形成する為の選択的な一導電型不純
物の導入を行う工程と、次いで、前記ｐｎ接合分離を行
う反対導電型不純物拡散領域が前記基板間絶縁膜に到達
すると共に前記一導電型ウエルが前記基板間絶縁膜とは
間隔をおいて形成されるように熱処理を行う工程とが含
まれてなることを特徴とするか、或いは、
【００４１】（６）前記（５）に於いて、ｐｎ接合分離
を行う反対導電型不純物拡散領域を前記基板間絶縁膜に
到達させる熱処理は一導電型ウエルが表面不純物濃度に
影響を与えない範囲で基板間絶縁膜に接する程度である
ことを特徴とするか、或いは、
を行う反対導電型不純物拡散領域を前記基板間絶縁膜に
到達させる熱処理は一導電型ウエルが表面不純物濃度に
影響を与えない範囲で基板間絶縁膜に接する程度である
ことを特徴とするか、或いは、
【００４２】（７）前記（５）或いは（６）に於いて、
ｐｎ接合分離を行う反対導電型不純物拡散領域を形成す
る為の熱処理と一導電型ウエルを形成する為の熱処理と
を別個に行う工程が含まれてなることを特徴とする。
ｐｎ接合分離を行う反対導電型不純物拡散領域を形成す
る為の熱処理と一導電型ウエルを形成する為の熱処理と
を別個に行う工程が含まれてなることを特徴とする。
【００４３】
【作用】前記手段を採ると、同一基板上に多種類のデバ
イスを混載した際に発生し易いノイズを低減させる為に
ＳＯＩ基板を用いた場合、ウエルの表面不純物濃度が不
均一になって、ＭＩＳ電界効果トランジスタに於けるし
きい値電圧Ｖth或いは電流増幅率βなどの基本性能が変
動し易くなるなどの欠点が解消され、高品質の半導体装
置を得ることができる。
イスを混載した際に発生し易いノイズを低減させる為に
ＳＯＩ基板を用いた場合、ウエルの表面不純物濃度が不
均一になって、ＭＩＳ電界効果トランジスタに於けるし
きい値電圧Ｖth或いは電流増幅率βなどの基本性能が変
動し易くなるなどの欠点が解消され、高品質の半導体装
置を得ることができる。
【００４４】
【実施例】図４乃至図６は本発明の方法に関する第一実
施例を解説する為の工程要所に於ける半導体装置の要部
切断側面図であり、以下、これ等の図を参照しつつ説明
する。
施例を解説する為の工程要所に於ける半導体装置の要部
切断側面図であり、以下、これ等の図を参照しつつ説明
する。
【００４５】図４参照 ４−（１） Ｓｉ半導体支持基板２１及びＳｉＯ2 基板間絶縁膜２２
及びｎ型Ｓｉ活性層基板２３からなるＳＯＩ基板が完成
されているものとする。ここで、ｎ型Ｓｉ活性層基板２
３は、 比抵抗：１０〔Ωｃｍ〕 厚さ：３〔μｍ〕 厚さばらつき：１〔μｍ〕即ち±０．５〔μｍ〕 である。
及びｎ型Ｓｉ活性層基板２３からなるＳＯＩ基板が完成
されているものとする。ここで、ｎ型Ｓｉ活性層基板２
３は、 比抵抗：１０〔Ωｃｍ〕 厚さ：３〔μｍ〕 厚さばらつき：１〔μｍ〕即ち±０．５〔μｍ〕 である。
【００４６】４−（２） リソグラフィ技術に於けるレジスト・プロセスとエッチ
ング・ガスをＣｌ2或いはＳｉＣｌ4 などの塩素系ガス
或いはＳＦ6 ＋Ｏ2 などとする反応性イオン・エッチン
グ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を適用することに依り、ｎ型Ｓｉ活性層基板２３
に於ける分離用の不純物拡散領域形成予定部分に深さ例
えば１〔μｍ〕の凹所２３Ａを形成する。尚、この凹所
２３Ａの深さは、ｎ型Ｓｉ活性層基板２３に於ける厚さ
のばらつきを考慮して前記のように選択する。
ング・ガスをＣｌ2或いはＳｉＣｌ4 などの塩素系ガス
或いはＳＦ6 ＋Ｏ2 などとする反応性イオン・エッチン
グ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を適用することに依り、ｎ型Ｓｉ活性層基板２３
に於ける分離用の不純物拡散領域形成予定部分に深さ例
えば１〔μｍ〕の凹所２３Ａを形成する。尚、この凹所
２３Ａの深さは、ｎ型Ｓｉ活性層基板２３に於ける厚さ
のばらつきを考慮して前記のように選択する。
【００４７】図５参照 ５−（１） 熱酸化法を適用することに依り、厚さが例えば３００
〔Å〕のＳｉＯ2 からなる絶縁膜２４を形成する。 ５−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば１０００〔Å〕のＳｉ3 Ｎ4 膜２５を形成す
る。
〔Å〕のＳｉＯ2 からなる絶縁膜２４を形成する。 ５−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば１０００〔Å〕のＳｉ3 Ｎ4 膜２５を形成す
る。
【００４８】５−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、分離用の不純物拡散領域形成予定部分に
開口２６Ａ及びｐ型ウエル形成予定部分に開口２６Ｂを
もつレジスト膜２６を形成する。 ５−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０13〔cm-2〕、加速エネルギを１５０〔ｋｅＶ〕として
ホウ素（Ｂ）イオンの打ち込みを行う。尚、ｎ型ウエル
を形成するのであれば、ドーズ量を８×１０12〔c
m-2〕、加速エネルギを１８０〔ｋｅＶ〕として燐
（Ｐ）イオンの打ち込みを行うことができる。
ることに依り、分離用の不純物拡散領域形成予定部分に
開口２６Ａ及びｐ型ウエル形成予定部分に開口２６Ｂを
もつレジスト膜２６を形成する。 ５−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０13〔cm-2〕、加速エネルギを１５０〔ｋｅＶ〕として
ホウ素（Ｂ）イオンの打ち込みを行う。尚、ｎ型ウエル
を形成するのであれば、ドーズ量を８×１０12〔c
m-2〕、加速エネルギを１８０〔ｋｅＶ〕として燐
（Ｐ）イオンの打ち込みを行うことができる。
【００４９】５−（５） レジスト剥離液中に浸漬して、前記工程５−（４）でイ
オン注入のマスクとして用いたレジスト膜２６を除去す
る。 ５−（６） 窒素（Ｎ2 ）雰囲気中に於いて、温度を例えば１１００
〔℃〕、時間を例えば１５０〔分〕として不純物を活性
化する為の熱処理を行って分離用ｐ型不純物拡散領域２
７及びｐ型ウエル２９を形成する。
オン注入のマスクとして用いたレジスト膜２６を除去す
る。 ５−（６） 窒素（Ｎ2 ）雰囲気中に於いて、温度を例えば１１００
〔℃〕、時間を例えば１５０〔分〕として不純物を活性
化する為の熱処理を行って分離用ｐ型不純物拡散領域２
７及びｐ型ウエル２９を形成する。
【００５０】ここで、温度１１００〔℃〕、時間１５０
〔分〕の熱処理では、Ｂ（Ｐの場合も同じ）が２．５
〔μｍ〕の深さまでしか拡散されず、ｐ型ウエル２９
は、Ｓｉ活性層基板２３の最も薄いところで基板間絶縁
膜２２にぎりぎりで到達する。
〔分〕の熱処理では、Ｂ（Ｐの場合も同じ）が２．５
〔μｍ〕の深さまでしか拡散されず、ｐ型ウエル２９
は、Ｓｉ活性層基板２３の最も薄いところで基板間絶縁
膜２２にぎりぎりで到達する。
【００５１】このように、ｐ型ウエル２９が、ぎりぎり
で基板間絶縁膜２２に到達するような場合には表面の不
純物濃度が変動することはないので、ＭＩＳ電界効果ト
ランジスタの特性に悪影響は現れない。
で基板間絶縁膜２２に到達するような場合には表面の不
純物濃度が変動することはないので、ＭＩＳ電界効果ト
ランジスタの特性に悪影響は現れない。
【００５２】ところで、ｐ型ウエル２９を形成する為の
熱処理を行った場合、分離用ｐ型不純物拡散領域２７が
形成されている箇所に於けるＳｉ活性層基板２３の厚さ
が凹所２３Ａの存在で１〔μｍ〕だけ薄くなっている
為、凹所２３Ａを形成する前のＳｉ活性層基板２３の厚
さにばらつきが在って、最も厚くなっていたとしても
３．５〔μｍ〕であるから、凹所２３Ａを形成した後で
は厚さが２．５〔μｍ〕になっている筈であるから、分
離用ｐ型不純物拡散領域２７は基板間絶縁膜２２に到達
していることになる。
熱処理を行った場合、分離用ｐ型不純物拡散領域２７が
形成されている箇所に於けるＳｉ活性層基板２３の厚さ
が凹所２３Ａの存在で１〔μｍ〕だけ薄くなっている
為、凹所２３Ａを形成する前のＳｉ活性層基板２３の厚
さにばらつきが在って、最も厚くなっていたとしても
３．５〔μｍ〕であるから、凹所２３Ａを形成した後で
は厚さが２．５〔μｍ〕になっている筈であるから、分
離用ｐ型不純物拡散領域２７は基板間絶縁膜２２に到達
していることになる。
【００５３】図６参照 ６−（１） この後、通常の技法を適用することに依り、アナログ回
路のｎチャネル・トランジスタ３０AN及びディジタル回
路のｎチャネル・トランジスタ３０DNやアナログ回路の
ｐチャネル・トランジスタ３１AP及びディジタル回路の
ｐチャネル・トランジスタ３１DPなどを作り込んで完成
する。尚、記号４０はＳｉＯ2からなる層間絶縁膜を指
示している。
路のｎチャネル・トランジスタ３０AN及びディジタル回
路のｎチャネル・トランジスタ３０DNやアナログ回路の
ｐチャネル・トランジスタ３１AP及びディジタル回路の
ｐチャネル・トランジスタ３１DPなどを作り込んで完成
する。尚、記号４０はＳｉＯ2からなる層間絶縁膜を指
示している。
【００５４】図示されているように、凹所２３Ａは、層
間絶縁膜４０で埋めて平坦化しても良いが、形成してか
ら直ちにＳｉＯ2 で埋めても良い。また、前記実施例に
於いては、分離用ｐ型不純物拡散領域２７及びｐ型ウエ
ル２９を形成する為のイオン注入と熱処理を同時に行っ
ているが、それぞれ別個に行っても良い。但し、そのよ
うにしても大きな利点はない。
間絶縁膜４０で埋めて平坦化しても良いが、形成してか
ら直ちにＳｉＯ2 で埋めても良い。また、前記実施例に
於いては、分離用ｐ型不純物拡散領域２７及びｐ型ウエ
ル２９を形成する為のイオン注入と熱処理を同時に行っ
ているが、それぞれ別個に行っても良い。但し、そのよ
うにしても大きな利点はない。
【００５５】本発明では、前記実施例の説明からも判る
ように、Ｓｉ活性層基板に於ける厚さのばらつきを考慮
に入れた上で、 分離用の不純物拡散領域に於いては、Ｓｉ活性層基
板が最も厚い部分でも不純物が基板間絶縁膜に確実に到
達する。
ように、Ｓｉ活性層基板に於ける厚さのばらつきを考慮
に入れた上で、 分離用の不純物拡散領域に於いては、Ｓｉ活性層基
板が最も厚い部分でも不純物が基板間絶縁膜に確実に到
達する。
【００５６】 ウエルに於いては、Ｓｉ活性層基板が
最も薄い部分でも不純物が基板間絶縁膜に到達しない
か、或いは、到達しても、トランジスタのしきい値電圧
Ｖthに変動を生じない範囲、即ち、ぎりぎりで基板間絶
縁膜に到達する程度、若しくは、図１でハッチングを施
した領域（Ｂ）に止めるようにし、少なくとも領域
（Ｃ）には入らないようにする。 ことが必要であり、この条件を満たすようにＳｉ活性層
基板に於ける分離用の不純物拡散領域形成予定部分に適
切な深さの凹所を形成する。
最も薄い部分でも不純物が基板間絶縁膜に到達しない
か、或いは、到達しても、トランジスタのしきい値電圧
Ｖthに変動を生じない範囲、即ち、ぎりぎりで基板間絶
縁膜に到達する程度、若しくは、図１でハッチングを施
した領域（Ｂ）に止めるようにし、少なくとも領域
（Ｃ）には入らないようにする。 ことが必要であり、この条件を満たすようにＳｉ活性層
基板に於ける分離用の不純物拡散領域形成予定部分に適
切な深さの凹所を形成する。
【００５７】ところで、前記第一実施例に於いては、分
離用の不純物拡散領域形成予定部分のＳｉ活性層基板を
薄くする為、所要深さの凹所を形成したが、それにこだ
わる必要はなく、次に、その方法に関する第二実施例に
ついて説明する。
離用の不純物拡散領域形成予定部分のＳｉ活性層基板を
薄くする為、所要深さの凹所を形成したが、それにこだ
わる必要はなく、次に、その方法に関する第二実施例に
ついて説明する。
【００５８】図７及び図８は本発明の方法に関する第二
実施例を解説する為の工程要所に於ける半導体装置の要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。
実施例を解説する為の工程要所に於ける半導体装置の要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。
【００５９】図７参照 ７−（１） ここでも、前記第一実施例と同様、Ｓｉ半導体支持基板
２１及びＳｉＯ2 基板間絶縁膜２２及びｎ型Ｓｉ活性層
基板２３からなるＳＯＩ基板が用意されているものとす
る。
２１及びＳｉＯ2 基板間絶縁膜２２及びｎ型Ｓｉ活性層
基板２３からなるＳＯＩ基板が用意されているものとす
る。
【００６０】但し、ｎ型Ｓｉ活性層基板２３は、 比抵抗：１０〔Ωｃｍ〕 厚さ：２〔μｍ〕 厚さばらつき：±０．３〔μｍ〕 であるとする。
【００６１】７−（２） 熱酸化法を適用することに依り、厚さが例えば０．５
〔μｍ〕のＳｉＯ2 膜４１を形成する。
〔μｍ〕のＳｉＯ2 膜４１を形成する。
【００６２】７−（３） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチャントを希釈フッ化水素酸とするウエット・エッチ
ング法を適用することに依り、ＳｉＯ2 膜４１のエッチ
ングを行って、分離用の不純物拡散領域形成予定部分を
覆うものを残し、他を除去する。
ッチャントを希釈フッ化水素酸とするウエット・エッチ
ング法を適用することに依り、ＳｉＯ2 膜４１のエッチ
ングを行って、分離用の不純物拡散領域形成予定部分を
覆うものを残し、他を除去する。
【００６３】図８参照 ８−（１） 選択的エピタキシャル成長法を適用することに依り、厚
さ例えば１〔μｍ〕±０．２〔μｍ〕とするｎ型Ｓｉ活
性層を形成する。簡明にする為、ここでは、新たに成長
させたｎ型Ｓｉ活性層もｎ型Ｓｉ活性層基板２３に含め
て記号２３で指示するものとする。尚、図では、破線か
ら上が新たに成長させたｎ型Ｓｉ活性層である。
さ例えば１〔μｍ〕±０．２〔μｍ〕とするｎ型Ｓｉ活
性層を形成する。簡明にする為、ここでは、新たに成長
させたｎ型Ｓｉ活性層もｎ型Ｓｉ活性層基板２３に含め
て記号２３で指示するものとする。尚、図では、破線か
ら上が新たに成長させたｎ型Ｓｉ活性層である。
【００６４】この場合、ＳｉＯ2 膜４１上には、Ｓｉ活
性層が成長されないから、そこには、第一実施例と同様
な凹所２３Ａが生成される。
性層が成長されないから、そこには、第一実施例と同様
な凹所２３Ａが生成される。
【００６５】前記したところまでが、第一実施例と相違
する点であり、この後、ＳｉＯ2 膜４１を除去してか
ら、第一実施例と同様、図６に見られる分離用ｐ型不純
物拡散領域２７及びｐ型ウエル２９の形成、アナログ回
路のｎチャネル・トランジスタ３０AN及びディジタル回
路のｎチャネル・トランジスタ３０DNやアナログ回路の
ｐチャネル・トランジスタ３１AP及びディジタル回路の
ｐチャネル・トランジスタ３１DPなどを形成して完成す
る。若し、ＳｉＯ2 膜４１が例えば２００〔Å〕〜３０
０〔Å〕程度に薄ければ、除去することなく、イオン注
入を行うことができる。
する点であり、この後、ＳｉＯ2 膜４１を除去してか
ら、第一実施例と同様、図６に見られる分離用ｐ型不純
物拡散領域２７及びｐ型ウエル２９の形成、アナログ回
路のｎチャネル・トランジスタ３０AN及びディジタル回
路のｎチャネル・トランジスタ３０DNやアナログ回路の
ｐチャネル・トランジスタ３１AP及びディジタル回路の
ｐチャネル・トランジスタ３１DPなどを形成して完成す
る。若し、ＳｉＯ2 膜４１が例えば２００〔Å〕〜３０
０〔Å〕程度に薄ければ、除去することなく、イオン注
入を行うことができる。
【００６６】前記第二実施例の製造工程に於いても、ｎ
型Ｓｉ活性層基板２３中に分離用ｐ型不純物拡散領域や
ｐ型ウエルを形成する為のＢを拡散するには、第一実施
例と同様、温度１１００〔℃〕、時間１５０〔分〕の熱
処理を行うのであるが、その場合、前記した通り、Ｂは
深さ２．５〔μｍ〕までしか到達しないので、選択的に
エピタキシャル成長させたｎ型Ｓｉ活性層も含めたｎ型
Ｓｉ活性層基板２３が最も薄いところでｐ型ウエルが基
板間絶縁膜２２にぎりぎりで到達することになるから、
ｎチャネルＭＩＳ電界効果トランジスタの特性変動は生
じない。
型Ｓｉ活性層基板２３中に分離用ｐ型不純物拡散領域や
ｐ型ウエルを形成する為のＢを拡散するには、第一実施
例と同様、温度１１００〔℃〕、時間１５０〔分〕の熱
処理を行うのであるが、その場合、前記した通り、Ｂは
深さ２．５〔μｍ〕までしか到達しないので、選択的に
エピタキシャル成長させたｎ型Ｓｉ活性層も含めたｎ型
Ｓｉ活性層基板２３が最も薄いところでｐ型ウエルが基
板間絶縁膜２２にぎりぎりで到達することになるから、
ｎチャネルＭＩＳ電界効果トランジスタの特性変動は生
じない。
【００６７】これに対し、分離用のｐ型不純物拡散領域
の場合、ｎ型Ｓｉ活性層基板２３が最も厚くても２．３
〔μｍ〕であるから、Ｂは基板間絶縁膜２２に確実に到
達している。
の場合、ｎ型Ｓｉ活性層基板２３が最も厚くても２．３
〔μｍ〕であるから、Ｂは基板間絶縁膜２２に確実に到
達している。
【００６８】第一実施例に於ける凹所２３Ａの深さ及び
第二実施例に於けるエピタキシャル成長させたｎ型Ｓｉ
活性層の厚さは、ｎ型Ｓｉ活性層基板２３に於ける厚さ
のばらつきが小さければ、もっと浅く、或いは、もっと
薄くすることができる。
第二実施例に於けるエピタキシャル成長させたｎ型Ｓｉ
活性層の厚さは、ｎ型Ｓｉ活性層基板２３に於ける厚さ
のばらつきが小さければ、もっと浅く、或いは、もっと
薄くすることができる。
【００６９】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、ＳＯＩ基板に於ける一導電型シリコン活
性層基板に選択的に凹所が形成され、凹所の底から下地
である基板間絶縁膜に到達してｐｎ接合分離を行う反対
導電型不純物拡散領域が形成され、反対導電型不純物拡
散領域に依ってｐｎ接合分離された一導電型シリコン活
性層基板内に表面から下地である基板間絶縁膜へと延び
ると共に前記基板間絶縁膜とは間隔をおくか、或いは、
接するように反対導電型或いは一導電型ウエルが形成さ
れる。
法に於いては、ＳＯＩ基板に於ける一導電型シリコン活
性層基板に選択的に凹所が形成され、凹所の底から下地
である基板間絶縁膜に到達してｐｎ接合分離を行う反対
導電型不純物拡散領域が形成され、反対導電型不純物拡
散領域に依ってｐｎ接合分離された一導電型シリコン活
性層基板内に表面から下地である基板間絶縁膜へと延び
ると共に前記基板間絶縁膜とは間隔をおくか、或いは、
接するように反対導電型或いは一導電型ウエルが形成さ
れる。
【００７０】前記構成を採ると、同一基板上に多種類の
デバイスを混載した際に発生し易いノイズを低減させる
為にＳＯＩ基板を用いた場合、ウエルの表面不純物濃度
が不均一になって、ＭＩＳ電界効果トランジスタに於け
るしきい値電圧Ｖth或いは電流増幅率βなどの基本性能
が変動するなどの欠点が解消され、高品質の半導体装置
を得ることができる。
デバイスを混載した際に発生し易いノイズを低減させる
為にＳＯＩ基板を用いた場合、ウエルの表面不純物濃度
が不均一になって、ＭＩＳ電界効果トランジスタに於け
るしきい値電圧Ｖth或いは電流増幅率βなどの基本性能
が変動するなどの欠点が解消され、高品質の半導体装置
を得ることができる。
【図１】本発明に於ける原理を解説する為に実験で得ら
れたデータを纏めて表した線図である。
れたデータを纏めて表した線図である。
【図２】熱処理した場合の基板深さ方向に関する不純物
濃度分布の経時変化を見た線図である。
濃度分布の経時変化を見た線図である。
【図３】熱処理した場合の基板深さ方向に関する不純物
濃度分布の経時変化を見た線図である。
濃度分布の経時変化を見た線図である。
【図４】本発明の方法に関する第一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
の工程要所に於ける半導体装置の要部切断側面図であ
る。
【図５】本発明の方法に関する第一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
の工程要所に於ける半導体装置の要部切断側面図であ
る。
【図６】本発明の方法に関する第一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
の工程要所に於ける半導体装置の要部切断側面図であ
る。
【図７】本発明の方法に関する第二実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
の工程要所に於ける半導体装置の要部切断側面図であ
る。
【図８】本発明の方法に関する第二実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
の工程要所に於ける半導体装置の要部切断側面図であ
る。
【図９】ＳＯＩ基板を用いた素子分離構造の一従来例を
解説する為の半導体装置を表す要部切断側面図である。
解説する為の半導体装置を表す要部切断側面図である。
【図１０】ｐｎ接合に依って分離を行う技術を解説する
為の半導体装置を表す要部切断側面図である。
為の半導体装置を表す要部切断側面図である。
【図１１】ＳＯＩ基板に不純物拡散を行った場合の不純
物濃度分布を解説する為の線図である。
物濃度分布を解説する為の線図である。
【図１２】ＭＩＳ電界効果トランジスタに於けるしきい
値電圧のＳｉ活性層基板厚さ依存性を表す線図である。
値電圧のＳｉ活性層基板厚さ依存性を表す線図である。
２１ シリコン半導体支持基板 ２２ 基板間絶縁膜 ２３ ｎ型シリコン活性層基板 ２３Ａ 凹所 ２４ ＳｉＯ2 からなる絶縁膜 ２５ Ｓｉ3 Ｎ4 膜 ２６ レジスト膜 ２６Ａ 開口 ２６Ｂ 開口 ２７ 分離用ｐ型不純物拡散領域 ２９ ｐ型ウエル ３０AN ｎチャネル・トランジスタ ３０DN ｎチャネル・トランジスタ ３１AP ｐチャネル・トランジスタ ３１DP ｐチャネル・トランジスタ ４０ 層間絶縁膜 ４１ ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/12 Ｆ 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｂ
Claims (7)
- 【請求項１】ＳＯＩ基板に於ける一導電型半導体活性層
基板に選択的に形成された凹所の底から下地である基板
間絶縁膜に到達してｐｎ接合分離を行う反対導電型不純
物拡散領域と、 前記反対導電型不純物拡散領域に依ってｐｎ接合分離さ
れた一導電型半導体活性層基板内に選択的に且つ表面か
ら下地である基板間絶縁膜へと延びると共に前記基板間
絶縁膜とは間隔をおくように形成された反対導電型或い
は一導電型ウエルとを備えてなることを特徴とする半導
体装置。 - 【請求項２】反対導電型或いは一導電型ウエルが表面不
純物濃度に影響を与えない範囲で基板間絶縁膜に接して
形成されてなることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】ＳＯＩ基板に於ける一導電型半導体活性層
基板に選択的に凹所を形成する工程と、 次いで、前記一導電型半導体活性層基板の前記凹所が形
成された部分にｐｎ接合分離を行う反対導電型不純物拡
散領域を形成する為及び前記反対導電型不純物拡散領域
でｐｎ接合分離される前記一導電型半導体活性層基板内
に於ける反対導電型ウエル形成予定部分に反対導電型ウ
エルを形成する為に選択的に反対導電型不純物を導入す
る工程と、 次いで、前記ｐｎ接合分離を行う反対導電型不純物拡散
領域が前記基板間絶縁膜に到達すると共に前記反対導電
型ウエルが前記基板間絶縁膜とは間隔をおいて形成され
るように熱処理を行う工程とが含まれてなることを特徴
とする半導体装置の製造方法。 - 【請求項４】ｐｎ接合分離を行う反対導電型不純物拡散
領域を前記基板間絶縁膜に到達させる熱処理は反対導電
型ウエルが表面不純物濃度に影響を与えない範囲で基板
間絶縁膜に接する程度であることを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項５】ＳＯＩ基板に於ける一導電型半導体活性層
基板に選択的に凹所を形成する工程と、 次いで、前記一導電型半導体活性層基板の前記凹所が形
成された部分にｐｎ接合分離を行う反対導電型不純物拡
散領域を形成する為の反対導電型不純物の導入及び前記
反対導電型不純物拡散領域でｐｎ接合分離される前記一
導電型半導体活性層基板内に於ける一導電型ウエル形成
予定部分に一導電型ウエルを形成する為の選択的な一導
電型不純物の導入を行う工程と、 次いで、前記ｐｎ接合分離を行う反対導電型不純物拡散
領域が前記基板間絶縁膜に到達すると共に前記一導電型
ウエルが前記基板間絶縁膜とは間隔をおいて形成される
ように熱処理を行う工程とが含まれてなることを特徴と
する半導体装置の製造方法。 - 【請求項６】ｐｎ接合分離を行う反対導電型不純物拡散
領域を前記基板間絶縁膜に到達させる熱処理は一導電型
ウエルが表面不純物濃度に影響を与えない範囲で基板間
絶縁膜に接する程度であることを特徴とする請求項５記
載の半導体装置の製造方法。 - 【請求項７】ｐｎ接合分離を行う反対導電型不純物拡散
領域を形成する為の熱処理と一導電型ウエルを形成する
為の熱処理とを別個に行う工程が含まれてなることを特
徴とする請求項５或いは請求項６記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219409A JPH0774241A (ja) | 1993-09-03 | 1993-09-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219409A JPH0774241A (ja) | 1993-09-03 | 1993-09-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774241A true JPH0774241A (ja) | 1995-03-17 |
Family
ID=16734955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219409A Withdrawn JPH0774241A (ja) | 1993-09-03 | 1993-09-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013133A1 (ja) * | 2005-07-25 | 2007-02-01 | Spansion Llc | 半導体装置およびその制御方法 |
-
1993
- 1993-09-03 JP JP5219409A patent/JPH0774241A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013133A1 (ja) * | 2005-07-25 | 2007-02-01 | Spansion Llc | 半導体装置およびその制御方法 |
| WO2007013405A1 (ja) * | 2005-07-25 | 2007-02-01 | Spansion Llc | 半導体装置およびその制御方法 |
| US7915663B2 (en) | 2005-07-25 | 2011-03-29 | Spansion Llc | Fabrication and method of operation of multi-level memory cell on SOI substrate |
| US8369161B2 (en) | 2005-07-25 | 2013-02-05 | Spansion Llc | Semiconductor device and control method therefor |
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