JPH0774316A - アナログ入力チャンネル回路 - Google Patents
アナログ入力チャンネル回路Info
- Publication number
- JPH0774316A JPH0774316A JP5218485A JP21848593A JPH0774316A JP H0774316 A JPH0774316 A JP H0774316A JP 5218485 A JP5218485 A JP 5218485A JP 21848593 A JP21848593 A JP 21848593A JP H0774316 A JPH0774316 A JP H0774316A
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- circuit
- channel
- input
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Protection Of Static Devices (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】第１の保護回路を形成する拡散から十分間隔を
とった第２の保護回路により、第１の保護回路で発生し
た干渉電圧を吸収する。 【構成】入力端子ＩＮ1 からＩＮ2 にかけて構成される
Ｐ4 ，Ｎ4 ，Ｐ5 ，Ｎ5からなるＥＳＤ用の第１の保護
回路とは別に、第２の保護回路16を設ける。入力端子Ｉ
Ｎ1 から入力チャンネルＣＨ1 へのＣＨ1 のパターン近
辺、つまり入力端子ＩＮ1 から離れたＣＨ1 のパターン
的位置にあるノード21と電源VCC との間にＰチャネルMO
S FET Ｐ11、ノード21と接地VSS との間にＮチャネルMO
S FET Ｎ11が接続されている。両者ともゲートはそれぞ
れのソース側に接続されている。入力端子ＩＮ2 側も同
様にＰチャネルMOS FET Ｐ12、ＮチャネルMOS FET Ｎ12
が設けられている。第２の保護回路16は第１の保護回路
の干渉電圧吸収用の回路であり、寄生バイポーラトラン
ジスタ（ＮＢ2 ）が発生する拡散から十分な間隔を取
る。
とった第２の保護回路により、第１の保護回路で発生し
た干渉電圧を吸収する。 【構成】入力端子ＩＮ1 からＩＮ2 にかけて構成される
Ｐ4 ，Ｎ4 ，Ｐ5 ，Ｎ5からなるＥＳＤ用の第１の保護
回路とは別に、第２の保護回路16を設ける。入力端子Ｉ
Ｎ1 から入力チャンネルＣＨ1 へのＣＨ1 のパターン近
辺、つまり入力端子ＩＮ1 から離れたＣＨ1 のパターン
的位置にあるノード21と電源VCC との間にＰチャネルMO
S FET Ｐ11、ノード21と接地VSS との間にＮチャネルMO
S FET Ｎ11が接続されている。両者ともゲートはそれぞ
れのソース側に接続されている。入力端子ＩＮ2 側も同
様にＰチャネルMOS FET Ｐ12、ＮチャネルMOS FET Ｎ12
が設けられている。第２の保護回路16は第１の保護回路
の干渉電圧吸収用の回路であり、寄生バイポーラトラン
ジスタ（ＮＢ2 ）が発生する拡散から十分な間隔を取
る。
Description
【０００１】
【産業上の利用分野】この発明は特にＭＯＳ型集積回路
で構成され複数個アナログ入力端子が備えられたＡ／Ｄ
変換器におけるアナログ入力チャンネル回路に関する。
で構成され複数個アナログ入力端子が備えられたＡ／Ｄ
変換器におけるアナログ入力チャンネル回路に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換器に備えられるアナログ入力
チャンネル回路は入力端子より入力されるアナログ信号
にノイズが乗ってきた場合、それを確実に遮断する機能
を合せ持つ。このことがＡ／Ｄ変換精度の向上につなが
る。
チャンネル回路は入力端子より入力されるアナログ信号
にノイズが乗ってきた場合、それを確実に遮断する機能
を合せ持つ。このことがＡ／Ｄ変換精度の向上につなが
る。
【０００３】図２は従来のアナログ入力チャンネル回路
の構成を示す回路図である。ＰチャネルMOS FET Ｐ1 ，
Ｐ2 及びＮチャネルMOS FET Ｎ1 ，Ｎ2 をそれぞれ直列
２段に接続している。この直列２段はそれぞれ対向する
ように並列接続されている。Ｎ1 ，Ｎ2 のゲートには制
御信号PHI-1 が、及びＰ1 ，Ｐ2 のゲートにはPHI-1の
反転した制御信号BPHI-1が供給されるようになってい
る。
の構成を示す回路図である。ＰチャネルMOS FET Ｐ1 ，
Ｐ2 及びＮチャネルMOS FET Ｎ1 ，Ｎ2 をそれぞれ直列
２段に接続している。この直列２段はそれぞれ対向する
ように並列接続されている。Ｎ1 ，Ｎ2 のゲートには制
御信号PHI-1 が、及びＰ1 ，Ｐ2 のゲートにはPHI-1の
反転した制御信号BPHI-1が供給されるようになってい
る。
【０００４】上記MOS FET Ｐ1 ，Ｐ2 の直列接続点のノ
ード13と接地電圧VSS との間にはＮチャネルMOS FET Ｎ
3 の電流通路が接続されている。このＮ3 のゲートには
制御信号BPHI-1が供給される。また、上記MOS FET Ｎ1
，Ｎ2 の直列接続点のノード14と電源電圧VCC との間
にはＰチャネルMOS FET Ｐ3 の電流通路が接続されてい
る。このＰ3 のゲートは制御信号PHI-1 が供給される。
ード13と接地電圧VSS との間にはＮチャネルMOS FET Ｎ
3 の電流通路が接続されている。このＮ3 のゲートには
制御信号BPHI-1が供給される。また、上記MOS FET Ｎ1
，Ｎ2 の直列接続点のノード14と電源電圧VCC との間
にはＰチャネルMOS FET Ｐ3 の電流通路が接続されてい
る。このＰ3 のゲートは制御信号PHI-1 が供給される。
【０００５】上記MOS FET 直列２段どうしの並列接続点
の一方のノード11は入力端子ＩＮ1に接続され、他方の
端子12は共通ライン15に接続される。このような構成が
入力端子ＩＮ1 にアナログ信号が入力される一つの入力
チャンネルＣＨ1 を構成している。これに隣接するＣＨ
1 と同様な入力チャンネルが複数形成されている。例え
ばＣＨ2 では入力端子ＩＮ2 からノード11を介して所定
のアナログ信号が入力され、制御信号PHI-2 、BPHI-2が
供給されてアナログ信号が他方の端子12を通って共通ラ
イン15に接続される。
の一方のノード11は入力端子ＩＮ1に接続され、他方の
端子12は共通ライン15に接続される。このような構成が
入力端子ＩＮ1 にアナログ信号が入力される一つの入力
チャンネルＣＨ1 を構成している。これに隣接するＣＨ
1 と同様な入力チャンネルが複数形成されている。例え
ばＣＨ2 では入力端子ＩＮ2 からノード11を介して所定
のアナログ信号が入力され、制御信号PHI-2 、BPHI-2が
供給されてアナログ信号が他方の端子12を通って共通ラ
イン15に接続される。
【０００６】上記回路の動作は次のようである。例えば
チャンネルＣＨ2 を選択するときはチャンネルＣＨ1 を
閉じるようにする。すなわち、制御信号PHI-1 、BPHI-1
によりＰ3 ，Ｎ3 をオン、Ｎ1 ，Ｎ2 ，Ｐ1 ，Ｐ2 をオ
フさせ、ノード14をVCC に、ノード13をVSS にする。ま
た、チャンネルＣＨ1 を選択するときは、チャンネルＣ
Ｈ2 を上記と同様に閉じるようにし、選択チャンネルか
らのアナログ入力を共通ライン15に取り込んでいた。
チャンネルＣＨ2 を選択するときはチャンネルＣＨ1 を
閉じるようにする。すなわち、制御信号PHI-1 、BPHI-1
によりＰ3 ，Ｎ3 をオン、Ｎ1 ，Ｎ2 ，Ｐ1 ，Ｐ2 をオ
フさせ、ノード14をVCC に、ノード13をVSS にする。ま
た、チャンネルＣＨ1 を選択するときは、チャンネルＣ
Ｈ2 を上記と同様に閉じるようにし、選択チャンネルか
らのアナログ入力を共通ライン15に取り込んでいた。
【０００７】上記構成の回路によれば、非選択時の入力
チャンネルに電源電圧範囲を超えるような電圧が入力さ
れてもMOS FET Ｐ1 ，Ｎ1 に寄生のラテラルバイポーラ
トランジスタが動作して非選択の入力チャンネルから共
通ライン15への影響を打ち消していた。
チャンネルに電源電圧範囲を超えるような電圧が入力さ
れてもMOS FET Ｐ1 ，Ｎ1 に寄生のラテラルバイポーラ
トランジスタが動作して非選択の入力チャンネルから共
通ライン15への影響を打ち消していた。
【０００８】ところで、アナログスイッチピンにはＥＳ
Ｄ（electro-static discharge）保護回路が接続されて
おり、例えば入力端子ＩＮ1 からＩＮ2 にかけて図３の
ように構成されている。なお、各チャンネルＣＨ1 ，Ｃ
Ｈ2 はブロック化した。
Ｄ（electro-static discharge）保護回路が接続されて
おり、例えば入力端子ＩＮ1 からＩＮ2 にかけて図３の
ように構成されている。なお、各チャンネルＣＨ1 ，Ｃ
Ｈ2 はブロック化した。
【０００９】図３（ａ）において、入力端子ＩＮ1 と電
源VCC との間にＰチャネルMOS FETＰ4 、入力端子ＩＮ1
と接地VSS との間にＮチャネルMOS FET Ｎ4 が接続さ
れている。両者ともゲートはそれぞれのソース側に接続
されている。入力端子ＩＮ2側も同様に電源VCC との間
にＰチャネルMOS FET Ｐ5 、接地VSS との間にＮチャネ
ルMOS FET Ｎ5 が接続され、両者ともゲートはそれぞれ
のソース側に接続されている。このような構成の保護回
路が共通ライン15でなく、直接入力端子間で影響し合う
という問題があり、以下説明する。
源VCC との間にＰチャネルMOS FETＰ4 、入力端子ＩＮ1
と接地VSS との間にＮチャネルMOS FET Ｎ4 が接続さ
れている。両者ともゲートはそれぞれのソース側に接続
されている。入力端子ＩＮ2側も同様に電源VCC との間
にＰチャネルMOS FET Ｐ5 、接地VSS との間にＮチャネ
ルMOS FET Ｎ5 が接続され、両者ともゲートはそれぞれ
のソース側に接続されている。このような構成の保護回
路が共通ライン15でなく、直接入力端子間で影響し合う
という問題があり、以下説明する。
【００１０】入力端子ＩＮ1 にVSS より低い電圧Ｖin
（＜０Ｖ）が入力され、かつもう一方の入力端子ＩＮ2
に０Ｖが入力された場合を例にとる（図３）。この場合
ＩＮ1につながる入力チャンネルＣＨ1 は非選択であ
り、ＩＮ2 につながる入力チャンネルＣＨ2 は選択状態
とする。すると、保護トランジスタＮ4 の寄生ラテラル
バイポーラトランジスタＮＢ1 が動作し、電流Ｉ1 を発
生させることにより、入力チャンネルへの影響を吸収さ
せるはずである。
（＜０Ｖ）が入力され、かつもう一方の入力端子ＩＮ2
に０Ｖが入力された場合を例にとる（図３）。この場合
ＩＮ1につながる入力チャンネルＣＨ1 は非選択であ
り、ＩＮ2 につながる入力チャンネルＣＨ2 は選択状態
とする。すると、保護トランジスタＮ4 の寄生ラテラル
バイポーラトランジスタＮＢ1 が動作し、電流Ｉ1 を発
生させることにより、入力チャンネルへの影響を吸収さ
せるはずである。
【００１１】しかし、これと同時にＩＮ2 側のＮ5 のド
レインとの間にもう一つのラテラルバイポーラトランジ
スタＮＢ2 が形成され動作してしまう。これにより、Ｉ
2 の電流パスが生じてＩＮ2 のパッド電位が０Ｖよりも
下降する現象が起こる。また、図３（ｂ）は上記図３
（ａ）の寄生バイポーラトランジスタが発生する部分を
より具体的な構造として示した断面図である。
レインとの間にもう一つのラテラルバイポーラトランジ
スタＮＢ2 が形成され動作してしまう。これにより、Ｉ
2 の電流パスが生じてＩＮ2 のパッド電位が０Ｖよりも
下降する現象が起こる。また、図３（ｂ）は上記図３
（ａ）の寄生バイポーラトランジスタが発生する部分を
より具体的な構造として示した断面図である。
【００１２】この時、ＩＮ2 側の入力チャンネルは選択
されているため、本来０Ｖが伝送されるべき共通ライン
15の電位は０Ｖより下降してしまう。また、この現象は
近接する保護トランジスタほど顕著に発生する。
されているため、本来０Ｖが伝送されるべき共通ライン
15の電位は０Ｖより下降してしまう。また、この現象は
近接する保護トランジスタほど顕著に発生する。
【００１３】
【発明が解決しようとする課題】このように、従来では
アナログ信号の入力端子が有する保護トランジスタが選
択、非選択の入力端子の隣接間で各々干渉し合い、アナ
ログ信号の共通ラインに干渉電圧として現れるという欠
点がある。
アナログ信号の入力端子が有する保護トランジスタが選
択、非選択の入力端子の隣接間で各々干渉し合い、アナ
ログ信号の共通ラインに干渉電圧として現れるという欠
点がある。
【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、保護トランジスタどう
しの動作における干渉電圧を防止する機能を持つアナロ
グ入力チャンネル回路を提供することにある。
されたものであり、その目的は、保護トランジスタどう
しの動作における干渉電圧を防止する機能を持つアナロ
グ入力チャンネル回路を提供することにある。
【００１５】
【課題を解決するための手段】この発明のアナログ入力
チャンネル回路は、複数のアナログ信号入力端子と、前
記入力端子から回路内部に導かれ共通伝送路との間にそ
れぞれ備えられたアナログ入力回路と、前記入力端子に
並列して付加されたＭＯＳトランジスタからなる第１の
保護回路と、前記第１の保護回路と前記アナログ入力回
路との間に設けられ、かつこのアナログ入力回路と同一
のパターン的位置に存在する前記第１の保護回路と同一
の回路構成を有する第２の保護回路とを具備したことを
特徴とする。
チャンネル回路は、複数のアナログ信号入力端子と、前
記入力端子から回路内部に導かれ共通伝送路との間にそ
れぞれ備えられたアナログ入力回路と、前記入力端子に
並列して付加されたＭＯＳトランジスタからなる第１の
保護回路と、前記第１の保護回路と前記アナログ入力回
路との間に設けられ、かつこのアナログ入力回路と同一
のパターン的位置に存在する前記第１の保護回路と同一
の回路構成を有する第２の保護回路とを具備したことを
特徴とする。
【００１６】
【作用】この発明では、第１の保護回路を形成する拡散
から十分間隔をとった第２の保護回路により、第１の保
護回路で発生した干渉電圧を吸収する。
から十分間隔をとった第２の保護回路により、第１の保
護回路で発生した干渉電圧を吸収する。
【００１７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例によるアナログ
入力チャンネル回路の構成を示す回路図である。入力端
子ＩＮ1 及びＩＮ2 にアナログ信号が入力される各入力
チャンネルＣＨ1 ，ＣＨ2 の構成は前記図２と同様であ
るため、ブロック化して説明は省略する。
り説明する。図１はこの発明の一実施例によるアナログ
入力チャンネル回路の構成を示す回路図である。入力端
子ＩＮ1 及びＩＮ2 にアナログ信号が入力される各入力
チャンネルＣＨ1 ，ＣＨ2 の構成は前記図２と同様であ
るため、ブロック化して説明は省略する。
【００１８】この実施例では前記図２で入力端子ＩＮ1
からＩＮ2 にかけて構成されるMOSFET Ｐ4 ，Ｎ4 ，Ｐ5
，Ｎ5 からなるＥＳＤの保護回路とは別に、さらに第
２の保護回路16を設ける。
からＩＮ2 にかけて構成されるMOSFET Ｐ4 ，Ｎ4 ，Ｐ5
，Ｎ5 からなるＥＳＤの保護回路とは別に、さらに第
２の保護回路16を設ける。
【００１９】すなわち図１において、入力端子ＩＮ1 か
ら入力チャンネルＣＨ1 がつながるＣＨ1 のパターン近
辺、つまり入力端子ＩＮ1 から離れたＣＨ1 のパターン
的位置にあるノード21と電源VCC との間にＰチャネルMO
S FET Ｐ11、ノード21と接地VSS との間にＮチャネルMO
S FET Ｎ11が接続されている。両者ともゲートはそれぞ
れのソース側に接続されている。入力端子ＩＮ2 側も同
様に入力端子ＩＮ2 から入力チャンネルＣＨ2 がつなが
るＣＨ2 のパターン近辺であるＣＨ2 のパターン的位置
にあるノード21と電源VCC との間にＰチャネルMOS FET
Ｐ12、ノード21と接地VSS との間にＮチャネルMOS FET
Ｎ12が接続されている。両者ともゲートはそれぞれのソ
ース側に接続されている。
ら入力チャンネルＣＨ1 がつながるＣＨ1 のパターン近
辺、つまり入力端子ＩＮ1 から離れたＣＨ1 のパターン
的位置にあるノード21と電源VCC との間にＰチャネルMO
S FET Ｐ11、ノード21と接地VSS との間にＮチャネルMO
S FET Ｎ11が接続されている。両者ともゲートはそれぞ
れのソース側に接続されている。入力端子ＩＮ2 側も同
様に入力端子ＩＮ2 から入力チャンネルＣＨ2 がつなが
るＣＨ2 のパターン近辺であるＣＨ2 のパターン的位置
にあるノード21と電源VCC との間にＰチャネルMOS FET
Ｐ12、ノード21と接地VSS との間にＮチャネルMOS FET
Ｎ12が接続されている。両者ともゲートはそれぞれのソ
ース側に接続されている。
【００２０】この第２の保護回路16は第１の保護回路の
干渉電圧吸収用の回路であり、雑音電圧が印加され寄生
バイポーラトランジスタ（ＮＢ2 ）が発生する拡散から
十分な間隔を取る必要がある。具体的には入力端子ＩＮ
1 とＩＮ2 のパッド間と同程度の距離（例えば１００μ
ｍ）あればよい。
干渉電圧吸収用の回路であり、雑音電圧が印加され寄生
バイポーラトランジスタ（ＮＢ2 ）が発生する拡散から
十分な間隔を取る必要がある。具体的には入力端子ＩＮ
1 とＩＮ2 のパッド間と同程度の距離（例えば１００μ
ｍ）あればよい。
【００２１】第２の保護回路16の動作は次のようにな
る。図１におけるＮ1 に例えばVSS よりも低い雑音が印
加された場合、前記図２と同様に問題となる寄生ラテラ
ルバイポーラトランジスタＮＢ2 が発生し、電流Ｉ2 が
生じて入力端子ＩＮ2 に印加されているVSS 電位は降下
する。
る。図１におけるＮ1 に例えばVSS よりも低い雑音が印
加された場合、前記図２と同様に問題となる寄生ラテラ
ルバイポーラトランジスタＮＢ2 が発生し、電流Ｉ2 が
生じて入力端子ＩＮ2 に印加されているVSS 電位は降下
する。
【００２２】ここで、ＮＢ2 に影響されない第２の保護
回路16中のＮ12も同様にＩＮ2 に接続されているため、
寄生ラテラルバイポーラトランジスタＮＢ3 が発生す
る。これによりＣＨ12側のノード21を起点として、内部
のＣＨ12への電位の降下が吸収される。
回路16中のＮ12も同様にＩＮ2 に接続されているため、
寄生ラテラルバイポーラトランジスタＮＢ3 が発生す
る。これによりＣＨ12側のノード21を起点として、内部
のＣＨ12への電位の降下が吸収される。
【００２３】ただし、この場合、Ｎ12は寄生ラテラルバ
イポーラトランジスタＮＢ3 の発生を促すため十分にＶ
B ＞ＶD （ＶB は基板電圧、ＶD はドレイン電圧）であ
る必要がある。また、第２の保護回路16構成するMOS FE
T のｇｍ（相互コンダクタンス）もさほど大きくしなく
ても効果が得られるので従来のパターン面積に比べ変化
はあまりないので形成の困難性はない。
イポーラトランジスタＮＢ3 の発生を促すため十分にＶ
B ＞ＶD （ＶB は基板電圧、ＶD はドレイン電圧）であ
る必要がある。また、第２の保護回路16構成するMOS FE
T のｇｍ（相互コンダクタンス）もさほど大きくしなく
ても効果が得られるので従来のパターン面積に比べ変化
はあまりないので形成の困難性はない。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
第２の保護回路により、第１の保護回路で発生した干渉
電圧を吸収するので、Ａ／Ｄ変換器に用いれば、Ａ／Ｄ
変換精度の向上に寄与するアナログ入力チャンネル回路
を提供できる。
第２の保護回路により、第１の保護回路で発生した干渉
電圧を吸収するので、Ａ／Ｄ変換器に用いれば、Ａ／Ｄ
変換精度の向上に寄与するアナログ入力チャンネル回路
を提供できる。
【図１】この発明の一実施例による構成を示す回路図。
【図２】従来のアナログ入力チャンネル回路の構成を示
す回路図。
す回路図。
【図３】図２における一部の保護回路の構成を示す回路
図。
図。
15…共通ライン、16…第２の保護回路、Ｐ1 ，Ｐ2 ，Ｐ
3 ，Ｐ4 ，Ｐ5 ，Ｐ11，Ｐ12…ＰチャネルMOS FET 、Ｎ
1 ， Ｎ2 ，Ｎ3 ，Ｎ4 ，Ｎ5 ，Ｎ11，Ｎ12…Ｐチャネ
ルMOS FET 、ＣＨ1 ，ＣＨ2 …入力チャンネル、ＩＮ1
，ＩＮ2 …入力チャンネル。
3 ，Ｐ4 ，Ｐ5 ，Ｐ11，Ｐ12…ＰチャネルMOS FET 、Ｎ
1 ， Ｎ2 ，Ｎ3 ，Ｎ4 ，Ｎ5 ，Ｎ11，Ｎ12…Ｐチャネ
ルMOS FET 、ＣＨ1 ，ＣＨ2 …入力チャンネル、ＩＮ1
，ＩＮ2 …入力チャンネル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/08 Ｄ 9184−5Ｊ Ｈ０３Ｍ 1/12 Ａ
Claims (1)
- 【請求項１】 複数のアナログ信号入力端子と、 前記入力端子から回路内部に導かれ共通伝送路との間に
それぞれ備えられたアナログ入力回路と、 前記入力端子に並列して付加されたＭＯＳトランジスタ
からなる第１の保護回路と、 前記第１の保護回路と前記アナログ入力回路との間に設
けられ、かつこのアナログ入力回路と同一のパターン的
位置に存在する前記第１の保護回路と同一の回路構成を
有する第２の保護回路とを具備したことを特徴とするア
ナログ入力チャンネル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218485A JPH0774316A (ja) | 1993-09-02 | 1993-09-02 | アナログ入力チャンネル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218485A JPH0774316A (ja) | 1993-09-02 | 1993-09-02 | アナログ入力チャンネル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774316A true JPH0774316A (ja) | 1995-03-17 |
Family
ID=16720669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5218485A Withdrawn JPH0774316A (ja) | 1993-09-02 | 1993-09-02 | アナログ入力チャンネル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774316A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217869A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | クランプ機能を有するスイッチ回路およびアナログマルチプレクサ |
| JP2005317630A (ja) * | 2004-04-27 | 2005-11-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2005327964A (ja) * | 2004-05-17 | 2005-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。 |
| CN1293633C (zh) * | 2002-12-06 | 2007-01-03 | 松下电器产业株式会社 | 半导体集成电路装置及半导体集成电路装置的制造方法 |
-
1993
- 1993-09-02 JP JP5218485A patent/JPH0774316A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1293633C (zh) * | 2002-12-06 | 2007-01-03 | 松下电器产业株式会社 | 半导体集成电路装置及半导体集成电路装置的制造方法 |
| JP2005217869A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | クランプ機能を有するスイッチ回路およびアナログマルチプレクサ |
| JP2005317630A (ja) * | 2004-04-27 | 2005-11-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2005327964A (ja) * | 2004-05-17 | 2005-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0751621B1 (en) | Bootstrap line power supply regulator with no filter capacitor | |
| JPH0563555A (ja) | マルチモード入力回路 | |
| US4736117A (en) | VDS clamp for limiting impact ionization in high density CMOS devices | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| JPH056373B2 (ja) | ||
| US5140190A (en) | Output circuit for a bipolar complementary metal oxide semiconductor | |
| US7064609B1 (en) | High voltage, low-offset operational amplifier with rail-to-rail common mode input range in a digital CMOS process | |
| US20030227319A1 (en) | Current switching circuit | |
| JPH0774316A (ja) | アナログ入力チャンネル回路 | |
| US5335134A (en) | Circuit configuration for protecting terminals of integrated circuits | |
| US6057712A (en) | Integrated comparator circuit with four MOSFETS of defined transfer characteristics | |
| JPH0786910A (ja) | 出力駆動回路 | |
| US5164614A (en) | Low power bias voltage generating circuit comprising a current mirror | |
| US4977338A (en) | High speed bipolar-MOS logic circuit including a series coupled arrangement of a bipolar transistor and a logic block having a MOSFET | |
| JP2598794B2 (ja) | Ｍｏｓ・ｉｃの入力チャンネル | |
| JP3002036B2 (ja) | アナログ入力チャンネルの選択回路 | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| US7382593B2 (en) | Method of linearizing ESD capacitance | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| US6181214B1 (en) | Voltage tolerant oscillator input cell | |
| JP3334741B2 (ja) | 半導体入力回路 | |
| JP3071911B2 (ja) | Ｃｍｏｓ型入力回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JP2885617B2 (ja) | 半導体集積回路装置 | |
| JPH04306915A (ja) | レベル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |