JPH0774367A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0774367A JPH0774367A JP6190697A JP19069794A JPH0774367A JP H0774367 A JPH0774367 A JP H0774367A JP 6190697 A JP6190697 A JP 6190697A JP 19069794 A JP19069794 A JP 19069794A JP H0774367 A JPH0774367 A JP H0774367A
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- JP
- Japan
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- gate electrode
- semiconductor film
- film
- semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】微細化した時の素子特性の低下を最少限にで
き、素子を積層すればより一層の高集積化が可能になる
半導体装置を提供することを目的としている。 【構成】基体上にゲート電極６を形成し、このゲート電
極上からゲート電極の両側の上記基体上に半導体膜８を
形成して、半導体膜中にＦＥＴの能動領域を形成してい
る。上記半導体膜上には絶縁層９を形成し、この絶縁層
の上記ゲート電極上以外の前記半導体膜上にコンタクト
ホールを介して上記半導体膜と電気的に接続される第
１、第２の電極１０1 ，１０2 を形成する。そして、上
記半導体膜における上記ゲート電極上に位置する部分が
チャネル領域、このチャネル領域の両側の上記基体上が
ソース領域及びドレイン領域であることを特徴とする。
半導体膜中にＦＥＴの能動領域を形成したので、微細化
した時の素子特性の低下を最少限にでき、半導体素子上
に積層形成すれば一層の高集積化が可能になる。
き、素子を積層すればより一層の高集積化が可能になる
半導体装置を提供することを目的としている。 【構成】基体上にゲート電極６を形成し、このゲート電
極上からゲート電極の両側の上記基体上に半導体膜８を
形成して、半導体膜中にＦＥＴの能動領域を形成してい
る。上記半導体膜上には絶縁層９を形成し、この絶縁層
の上記ゲート電極上以外の前記半導体膜上にコンタクト
ホールを介して上記半導体膜と電気的に接続される第
１、第２の電極１０1 ，１０2 を形成する。そして、上
記半導体膜における上記ゲート電極上に位置する部分が
チャネル領域、このチャネル領域の両側の上記基体上が
ソース領域及びドレイン領域であることを特徴とする。
半導体膜中にＦＥＴの能動領域を形成したので、微細化
した時の素子特性の低下を最少限にでき、半導体素子上
に積層形成すれば一層の高集積化が可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、素子を立体的に集積
して高集積化を図った半導体装置に関するもので、特に
ゲート電極上の半導体膜中に能動領域が形成された電界
効果トランジスタに係わる。
して高集積化を図った半導体装置に関するもので、特に
ゲート電極上の半導体膜中に能動領域が形成された電界
効果トランジスタに係わる。
【０００２】
【従来の技術】半導体集積回路の高集積化は、半導体基
板面上での素子の微細化を通じて行われてきた。例え
ば、電界効果トランジスタ（ＦＥＴ）では、チャンネル
幅、チャンネル長の縮少を微細加工技術により達成する
ことで高密度回路が実現されてきた。
板面上での素子の微細化を通じて行われてきた。例え
ば、電界効果トランジスタ（ＦＥＴ）では、チャンネル
幅、チャンネル長の縮少を微細加工技術により達成する
ことで高密度回路が実現されてきた。
【０００３】しかしながら、素子寸法は限りなく縮少で
きるものではなく、当然物理的限界により制限される。
ＭＯＳ型ＦＥＴではチャンネル幅、チャンネル長共に
０．５μｍ程度が限界と考えられており、この限界に近
づくにつれて短チャンネル効果、狭チャンネル効果等の
特性上の不都合が生じてきている。それにも拘らず、メ
モリ等においては更なる高密度化に対する要求が依然と
して強い。
きるものではなく、当然物理的限界により制限される。
ＭＯＳ型ＦＥＴではチャンネル幅、チャンネル長共に
０．５μｍ程度が限界と考えられており、この限界に近
づくにつれて短チャンネル効果、狭チャンネル効果等の
特性上の不都合が生じてきている。それにも拘らず、メ
モリ等においては更なる高密度化に対する要求が依然と
して強い。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の半導体装置（ＦＥＴ）は、微細化に伴って短チャンネ
ル効果や狭チャンネル効果等が発生しやすくなり、素子
特性が低下するという問題があった。
の半導体装置（ＦＥＴ）は、微細化に伴って短チャンネ
ル効果や狭チャンネル効果等が発生しやすくなり、素子
特性が低下するという問題があった。
【０００５】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、微細化した時の
素子特性の低下を最少限にでき、しかも半導体基板上に
立体的に素子を積層すればより一層の高集積化が可能に
なる半導体装置を提供することにある。
れたもので、その目的とするところは、微細化した時の
素子特性の低下を最少限にでき、しかも半導体基板上に
立体的に素子を積層すればより一層の高集積化が可能に
なる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、基体と、前記基体上に形成される
ゲート電極と、このゲート電極上からゲート電極の両側
の前記基体上に延設される半導体膜とを具備し、前記半
導体膜における前記ゲート電極上に位置する部分がチャ
ネル領域、このチャネル領域の両側の前記基体上がソー
ス領域及びドレイン領域であることを特徴とする。
載した半導体装置は、基体と、前記基体上に形成される
ゲート電極と、このゲート電極上からゲート電極の両側
の前記基体上に延設される半導体膜とを具備し、前記半
導体膜における前記ゲート電極上に位置する部分がチャ
ネル領域、このチャネル領域の両側の前記基体上がソー
ス領域及びドレイン領域であることを特徴とする。
【０００７】また、この発明の請求項２に記載した半導
体装置は、基体と、前記基体上に形成されるゲート電極
と、このゲート電極上からゲート電極の両側の前記基体
上に延設される半導体膜と、前記半導体膜上に形成され
る絶縁層と、この絶縁層の前記ゲート電極上外の前記半
導体膜上に形成されるコンタクトホールを介して前記半
導体膜と電気的に接続される第１、第２の電極とを具備
し、前記半導体膜における前記ゲート電極上に位置する
部分がチャネル領域、このチャネル領域の両側の前記基
体上がソース領域及びドレイン領域であることを特徴と
する。
体装置は、基体と、前記基体上に形成されるゲート電極
と、このゲート電極上からゲート電極の両側の前記基体
上に延設される半導体膜と、前記半導体膜上に形成され
る絶縁層と、この絶縁層の前記ゲート電極上外の前記半
導体膜上に形成されるコンタクトホールを介して前記半
導体膜と電気的に接続される第１、第２の電極とを具備
し、前記半導体膜における前記ゲート電極上に位置する
部分がチャネル領域、このチャネル領域の両側の前記基
体上がソース領域及びドレイン領域であることを特徴と
する。
【０００８】請求項３に記載したように、前記基体とし
て、非単結晶構造のものを用いることができる。また、
請求項４に記載したように、前記半導体膜として、ノン
ドープまたは一導電型の非単結晶半導体を用いることが
できる。
て、非単結晶構造のものを用いることができる。また、
請求項４に記載したように、前記半導体膜として、ノン
ドープまたは一導電型の非単結晶半導体を用いることが
できる。
【０００９】
【作用】請求項１及び請求項２に記載したような構成で
は、ソース，ドレイン領域及びチャネル領域が半導体膜
中に形成されているので、チャネル領域にフィールド反
転防止用の不純物が侵入する等、半導体基板中にチャネ
ル領域が形成されることにより生ずる不純物の影響を本
質的に受けることがなく、狭チャネル効果を防止でき
る。また、半導体膜を薄くすれば、ゲート電極に印加さ
れる電位によってチャネル領域全体が空乏化される。こ
れによって、ドレイン電位の影響で発生する空乏層によ
るチャネル領域への影響がなくなり、短チャネル効果が
防止される。従って、微細化した時の素子特性の低下を
最少限にできる。
は、ソース，ドレイン領域及びチャネル領域が半導体膜
中に形成されているので、チャネル領域にフィールド反
転防止用の不純物が侵入する等、半導体基板中にチャネ
ル領域が形成されることにより生ずる不純物の影響を本
質的に受けることがなく、狭チャネル効果を防止でき
る。また、半導体膜を薄くすれば、ゲート電極に印加さ
れる電位によってチャネル領域全体が空乏化される。こ
れによって、ドレイン電位の影響で発生する空乏層によ
るチャネル領域への影響がなくなり、短チャネル効果が
防止される。従って、微細化した時の素子特性の低下を
最少限にできる。
【００１０】トランジスタの能動領域上にゲート電極を
形成すると、ソース，ドレインの引き出し電極は、ゲー
ト電極の両側に形成されるので、ゲート電極と電気的に
絶縁するための余裕が必要となるが、請求項２に示した
構成によれば、ゲート電極上に形成した半導体膜中にト
ランジスタの能動領域を形成しているので、半導体膜の
ゲート電極に対向する部分、すなわち、チャネル領域上
を除く任意の位置に引き出し電極（第１，第２の電極）
を形成できる。よって、引き出し電極を形成する際の設
計の自由度が増すと共に、ゲート電極と電気的に絶縁す
るための余裕が不要となり集積密度を向上できる。ま
た、トランジスタの能動領域上にゲート電極を形成する
と、ゲート電極の近傍にコンタクトを形成する場合やゲ
ート酸化膜を残し、その上にゲート電極の保護膜を形成
する場合には、引き出し電極用のコンタクトホールが深
くなり、コンタクト形成や引き出し電極の形成が難しく
なるが、ゲート電極上の半導体膜中にトランジスタの能
動領域を形成すれば、コンタクトホールの深さは半導体
膜上に形成した絶縁層の厚さ分だけで良いので、コンタ
クト不良が起こり難く、引き出し電極の形成も容易にな
る。しかも、ゲート電極上の半導体膜中にトランジスタ
の能動領域を形成すると、トランジスタの能動領域上に
ゲート電極を形成した場合に比して表面を平坦にできる
ので、上層に配線を通過させる場合に段切れ等の不良が
起こり難く、更に素子を積層することも可能になる。
形成すると、ソース，ドレインの引き出し電極は、ゲー
ト電極の両側に形成されるので、ゲート電極と電気的に
絶縁するための余裕が必要となるが、請求項２に示した
構成によれば、ゲート電極上に形成した半導体膜中にト
ランジスタの能動領域を形成しているので、半導体膜の
ゲート電極に対向する部分、すなわち、チャネル領域上
を除く任意の位置に引き出し電極（第１，第２の電極）
を形成できる。よって、引き出し電極を形成する際の設
計の自由度が増すと共に、ゲート電極と電気的に絶縁す
るための余裕が不要となり集積密度を向上できる。ま
た、トランジスタの能動領域上にゲート電極を形成する
と、ゲート電極の近傍にコンタクトを形成する場合やゲ
ート酸化膜を残し、その上にゲート電極の保護膜を形成
する場合には、引き出し電極用のコンタクトホールが深
くなり、コンタクト形成や引き出し電極の形成が難しく
なるが、ゲート電極上の半導体膜中にトランジスタの能
動領域を形成すれば、コンタクトホールの深さは半導体
膜上に形成した絶縁層の厚さ分だけで良いので、コンタ
クト不良が起こり難く、引き出し電極の形成も容易にな
る。しかも、ゲート電極上の半導体膜中にトランジスタ
の能動領域を形成すると、トランジスタの能動領域上に
ゲート電極を形成した場合に比して表面を平坦にできる
ので、上層に配線を通過させる場合に段切れ等の不良が
起こり難く、更に素子を積層することも可能になる。
【００１１】上記請求項１及び２に記載した構成におい
て、基体として非単結晶構造のものを用いることができ
るので、基体の材質に対する制限がなく、容易に素子を
積層できる。また、半導体膜としてはノンドープまたは
一導電型の非単結晶半導体のいずれを用いることもでき
る。
て、基体として非単結晶構造のものを用いることができ
るので、基体の材質に対する制限がなく、容易に素子を
積層できる。また、半導体膜としてはノンドープまたは
一導電型の非単結晶半導体のいずれを用いることもでき
る。
【００１２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１（ａ）は一実施例の模式的平面パ
ターンを示し、同図（ｂ）はそのＡ−Ａ´断面を示して
いる。図１（ａ），（ｂ）では、半導体基板中に形成し
た通常のＭＯＳ型ＦＥＴのゲート電極と、この発明の一
実施例による接合型ＦＥＴのゲート電極とを兼用し、半
導体基板上に立体的に素子を積層した構造を例にとって
示している。１はｐ型Ｓｉ基板であって、そのフィール
ド酸化膜２で囲まれた領域にｎ+ 型のソース領域３、ド
レイン領域４を設け、これら両領域間の基板表面に例え
ば膜厚が２０００オングストロームのシリコン酸化膜５
を介して、ヒ素をドープしたｎ型多結晶シリコン膜６か
らなるゲート電極を設けて通常のｎチャンネルＭＯＳ型
ＦＥＴが形成されている。そのソース領域３、ドレイン
領域４上にはシリコン酸化膜７が設けられており、この
上に多結晶シリコン膜６に接触してこれに交差するよう
にｐ型多結晶シリコン膜８を設けてｐｎ接合を形成し、
その接合面上の部分をチャンネル領域、その両側をソー
ス，ドレイン領域とするｐチャンネル接合型ＦＥＴが形
成されている。更に全体はシリコン酸化膜９で覆われ、
これにコンタクトホールをあけて接合型ＦＥＴのソー
ス，ドレイン電極となるＡｌ膜１０1 ，１０2 が配設さ
れている。Ａｌ膜１０2 は別のコンタクトホールを介し
てＭＯＳ型ＦＥＴのドレイン領域４にも接触させてお
り、またＭＯＳ型ＦＥＴのソース電極として別のＡｌ膜
１０3 が設けられている。
照して説明する。図１（ａ）は一実施例の模式的平面パ
ターンを示し、同図（ｂ）はそのＡ−Ａ´断面を示して
いる。図１（ａ），（ｂ）では、半導体基板中に形成し
た通常のＭＯＳ型ＦＥＴのゲート電極と、この発明の一
実施例による接合型ＦＥＴのゲート電極とを兼用し、半
導体基板上に立体的に素子を積層した構造を例にとって
示している。１はｐ型Ｓｉ基板であって、そのフィール
ド酸化膜２で囲まれた領域にｎ+ 型のソース領域３、ド
レイン領域４を設け、これら両領域間の基板表面に例え
ば膜厚が２０００オングストロームのシリコン酸化膜５
を介して、ヒ素をドープしたｎ型多結晶シリコン膜６か
らなるゲート電極を設けて通常のｎチャンネルＭＯＳ型
ＦＥＴが形成されている。そのソース領域３、ドレイン
領域４上にはシリコン酸化膜７が設けられており、この
上に多結晶シリコン膜６に接触してこれに交差するよう
にｐ型多結晶シリコン膜８を設けてｐｎ接合を形成し、
その接合面上の部分をチャンネル領域、その両側をソー
ス，ドレイン領域とするｐチャンネル接合型ＦＥＴが形
成されている。更に全体はシリコン酸化膜９で覆われ、
これにコンタクトホールをあけて接合型ＦＥＴのソー
ス，ドレイン電極となるＡｌ膜１０1 ，１０2 が配設さ
れている。Ａｌ膜１０2 は別のコンタクトホールを介し
てＭＯＳ型ＦＥＴのドレイン領域４にも接触させてお
り、またＭＯＳ型ＦＥＴのソース電極として別のＡｌ膜
１０3 が設けられている。
【００１３】このような構成は例えば次のようにして形
成される。ＭＯＳ型ＦＥＴは通常のシリコンゲートプロ
セスで形成されるので説明を省略するが、多結晶シリコ
ン膜６をマスクとしてソース領域３、ドレイン領域４を
形成した後、全面にシリコン窒化膜を被着する。このシ
リコン窒化膜を多結晶シリコン膜６の上にのみ残してエ
ッチング除去し、酸化性雰囲気中で熱酸化してソース領
域３、ドレイン領域４上にシリコン酸化膜７を形成す
る。その後、シリコン窒化膜を除去してｐ型多結晶シリ
コン膜８を堆積してパターニングし、その上にＣＶＤ法
によりシリコン酸化膜９を堆積し、コンタクトホールを
あけてＡｌ膜１０1 〜１０3 を配設する。
成される。ＭＯＳ型ＦＥＴは通常のシリコンゲートプロ
セスで形成されるので説明を省略するが、多結晶シリコ
ン膜６をマスクとしてソース領域３、ドレイン領域４を
形成した後、全面にシリコン窒化膜を被着する。このシ
リコン窒化膜を多結晶シリコン膜６の上にのみ残してエ
ッチング除去し、酸化性雰囲気中で熱酸化してソース領
域３、ドレイン領域４上にシリコン酸化膜７を形成す
る。その後、シリコン窒化膜を除去してｐ型多結晶シリ
コン膜８を堆積してパターニングし、その上にＣＶＤ法
によりシリコン酸化膜９を堆積し、コンタクトホールを
あけてＡｌ膜１０1 〜１０3 を配設する。
【００１４】こうして通常のＭＯＳ型ＦＥＴ上にそのゲ
ート電極を共用して接合型ＦＥＴを堆積した構造を等価
回路で示すと図２のようになる。いま、ＭＯＳ型ＦＥＴ
Ｑ1 のしきい値電圧を０．２Ｖとし、接合型ＦＥＴ
Ｑ2 はその基板となる多結晶シリコン膜８の膜厚を、ゲ
ート電極である多結晶シリコン膜６と多結晶シリコン膜
８との間の接触電位差により多結晶シリコン膜８中に伸
びる空乏層が表面に達するように選び、しきい値を−
０．２Ｖとする。また電源ＶB を例えば０．５Ｖとす
る。そうすると、共通ゲート電極を入力端とし、Ａｌ膜
１０2 で共通接続されたドレインを出力端として、例え
ば入力端が０Ｖのときは、ＭＯＳ型ＦＥＴＱ1 のゲー
ト，ソース間電圧が０ＶであるのでＦＥＴ Ｑ1 はオフ
し、接合型ＦＥＴ Ｑ2 のゲートが０Ｖであるのに対し
ソースがＶB （＝０．５Ｖ）であるので、相対的にはゲ
ートに−０．５Ｖが印加されたのと等価になってＦＥＴ
Ｑ2がオンする。この結果、出力端にはＶB ＝０．５
Ｖが出力される。一方、入力端が０．５Ｖのときは、Ｍ
ＯＳ型ＦＥＴ Ｑ1 のゲート，ソース間電圧が０．５Ｖ
となるのでＦＥＴ Ｑ1 はオンし、接合型ＦＥＴ Ｑ2
のゲート，ソース間電圧が０ＶであるのでＦＥＴ Ｑ2
はオフする。これによって、出力端は０Ｖとなる。つま
り図２の回路は相補型ＦＥＴを組合せたインバータとな
る。
ート電極を共用して接合型ＦＥＴを堆積した構造を等価
回路で示すと図２のようになる。いま、ＭＯＳ型ＦＥＴ
Ｑ1 のしきい値電圧を０．２Ｖとし、接合型ＦＥＴ
Ｑ2 はその基板となる多結晶シリコン膜８の膜厚を、ゲ
ート電極である多結晶シリコン膜６と多結晶シリコン膜
８との間の接触電位差により多結晶シリコン膜８中に伸
びる空乏層が表面に達するように選び、しきい値を−
０．２Ｖとする。また電源ＶB を例えば０．５Ｖとす
る。そうすると、共通ゲート電極を入力端とし、Ａｌ膜
１０2 で共通接続されたドレインを出力端として、例え
ば入力端が０Ｖのときは、ＭＯＳ型ＦＥＴＱ1 のゲー
ト，ソース間電圧が０ＶであるのでＦＥＴ Ｑ1 はオフ
し、接合型ＦＥＴ Ｑ2 のゲートが０Ｖであるのに対し
ソースがＶB （＝０．５Ｖ）であるので、相対的にはゲ
ートに−０．５Ｖが印加されたのと等価になってＦＥＴ
Ｑ2がオンする。この結果、出力端にはＶB ＝０．５
Ｖが出力される。一方、入力端が０．５Ｖのときは、Ｍ
ＯＳ型ＦＥＴ Ｑ1 のゲート，ソース間電圧が０．５Ｖ
となるのでＦＥＴ Ｑ1 はオンし、接合型ＦＥＴ Ｑ2
のゲート，ソース間電圧が０ＶであるのでＦＥＴ Ｑ2
はオフする。これによって、出力端は０Ｖとなる。つま
り図２の回路は相補型ＦＥＴを組合せたインバータとな
る。
【００１５】このインバータを組合せてフリップフロッ
プを構成すれば、図３のようなメモリセルを構成するこ
とができる。図３でＱ11，Ｑ21がｎチャンネルＭＯＳ型
ＦＥＴ、Ｑ12，Ｑ22がｐチャンネル接合型ＦＥＴであ
り、（Ｑ11，Ｑ12）の対、（Ｑ21，Ｑ22）の対がそれぞ
れ図１の構造をもつものとする。フリップフロップの各
ノードは例えばｎチャンネルＭＯＳ型ＦＥＴ Ｑ3 ，Ｑ
4 を介してそれぞれディジット線Ｄ，Ｄ- （Ｄ- はＤの
反転を意味する）に接続され、ＭＯＳ ＦＥＴＱ3 ，Ｑ
4 のゲートは共通にワード線Ｗに接続される。
プを構成すれば、図３のようなメモリセルを構成するこ
とができる。図３でＱ11，Ｑ21がｎチャンネルＭＯＳ型
ＦＥＴ、Ｑ12，Ｑ22がｐチャンネル接合型ＦＥＴであ
り、（Ｑ11，Ｑ12）の対、（Ｑ21，Ｑ22）の対がそれぞ
れ図１の構造をもつものとする。フリップフロップの各
ノードは例えばｎチャンネルＭＯＳ型ＦＥＴ Ｑ3 ，Ｑ
4 を介してそれぞれディジット線Ｄ，Ｄ- （Ｄ- はＤの
反転を意味する）に接続され、ＭＯＳ ＦＥＴＱ3 ，Ｑ
4 のゲートは共通にワード線Ｗに接続される。
【００１６】上記実施例に示した接合型ＦＥＴは、ソー
ス，ドレイン領域が多結晶半導体膜中に形成されている
ので、チャネル領域にフィールド反転防止用の不純物が
侵入する等、半導体基板中にチャネル領域が形成される
ことにより生ずる不純物の影響を本質的に受けることが
ない。しかも、多結晶半導体膜が上述した膜厚では、ゲ
ート電極に印加される電位によってチャネル領域全体が
空乏化され、ドレイン電位の影響で発生する空乏層によ
るチャネル領域への影響がなくなる。よって、狭チャネ
ル効果及び短チャネル効果を防止でき、微細化した時の
素子特性の低下を最少限にできる。また、図１からわか
るようにＦＥＴが立体的に集積されたことになり、図２
に示すインバータ、更にこれを組合せた図３に示すメモ
リセル等を従来に比べて約２倍に高密度化することがで
きる。
ス，ドレイン領域が多結晶半導体膜中に形成されている
ので、チャネル領域にフィールド反転防止用の不純物が
侵入する等、半導体基板中にチャネル領域が形成される
ことにより生ずる不純物の影響を本質的に受けることが
ない。しかも、多結晶半導体膜が上述した膜厚では、ゲ
ート電極に印加される電位によってチャネル領域全体が
空乏化され、ドレイン電位の影響で発生する空乏層によ
るチャネル領域への影響がなくなる。よって、狭チャネ
ル効果及び短チャネル効果を防止でき、微細化した時の
素子特性の低下を最少限にできる。また、図１からわか
るようにＦＥＴが立体的に集積されたことになり、図２
に示すインバータ、更にこれを組合せた図３に示すメモ
リセル等を従来に比べて約２倍に高密度化することがで
きる。
【００１７】図４は別の実施例の図１（ｂ）に対応する
断面図である。先の実施例と異なる点は、共通ゲート電
極となるｎ型多結晶シリコン膜６の部分にＭｏ膜６´を
用いたことである。この場合、ＭＯＳ型ＦＥＴに重ねら
れるのは接合型ＦＥＴではなく、いわゆるＭＥＳ型ＦＥ
Ｔである。Ｍｏ膜６´の代りに他の金属膜あるいは金属
硅化物膜を用いてもよい。製造プロセス上は、特にＭ
ｏ，Ｗ，Ｐｔ等の高融点金属またはその硅化物を用いる
のが望ましい。
断面図である。先の実施例と異なる点は、共通ゲート電
極となるｎ型多結晶シリコン膜６の部分にＭｏ膜６´を
用いたことである。この場合、ＭＯＳ型ＦＥＴに重ねら
れるのは接合型ＦＥＴではなく、いわゆるＭＥＳ型ＦＥ
Ｔである。Ｍｏ膜６´の代りに他の金属膜あるいは金属
硅化物膜を用いてもよい。製造プロセス上は、特にＭ
ｏ，Ｗ，Ｐｔ等の高融点金属またはその硅化物を用いる
のが望ましい。
【００１８】図５は更に別の実施例の図１（ｂ）に対応
する断面図である。この実施例ではｎ型多結晶シリコン
膜６の上にシリコン酸化膜１１を介してｐ型多結晶シリ
コン膜８を堆積しており、ＭＯＳ型ＦＥＴにゲート電極
を共通にしてＭＯＳ型ＦＥＴを堆積した構造としてい
る。この構造は、図１の実施例において多結晶シリコン
膜８をつける前に熱酸化を行うことで形成される。
する断面図である。この実施例ではｎ型多結晶シリコン
膜６の上にシリコン酸化膜１１を介してｐ型多結晶シリ
コン膜８を堆積しており、ＭＯＳ型ＦＥＴにゲート電極
を共通にしてＭＯＳ型ＦＥＴを堆積した構造としてい
る。この構造は、図１の実施例において多結晶シリコン
膜８をつける前に熱酸化を行うことで形成される。
【００１９】これら図４、図５の実施例によっても先の
実施例と同様の効果が得られる。なお、以上の実施例で
は、通常のｎチャンネルＭＯＳ ＦＥＴの上にゲート電
極を共用して接合型、ＭＥＳ型、ＭＯＳ型のｐチャンネ
ルＦＥＴを堆積したが、この発明はその他種々変形実施
できる。例えばチャンネルの導電型は任意に選択するこ
とができるし、また回路構成によってはゲート電極を共
用せず、通常のＭＯＳ型ＦＥＴのソースあるいはドレイ
ンの取出し電極配線をゲート電極として用いて上記各実
施例で説明したような接合型、ＭＥＳ型あるいはＭＯＳ
型ＦＥＴを堆積する構造とすることもできる。また上記
実施例ではＭＯＳ型ＦＥＴの直上にＦＥＴを重ねている
が、フィ―ルド領域上に重ねるようにしても勿論よい
し、更に基板内に形成する素子はバイポーラトランジス
タであってもよい。
実施例と同様の効果が得られる。なお、以上の実施例で
は、通常のｎチャンネルＭＯＳ ＦＥＴの上にゲート電
極を共用して接合型、ＭＥＳ型、ＭＯＳ型のｐチャンネ
ルＦＥＴを堆積したが、この発明はその他種々変形実施
できる。例えばチャンネルの導電型は任意に選択するこ
とができるし、また回路構成によってはゲート電極を共
用せず、通常のＭＯＳ型ＦＥＴのソースあるいはドレイ
ンの取出し電極配線をゲート電極として用いて上記各実
施例で説明したような接合型、ＭＥＳ型あるいはＭＯＳ
型ＦＥＴを堆積する構造とすることもできる。また上記
実施例ではＭＯＳ型ＦＥＴの直上にＦＥＴを重ねている
が、フィ―ルド領域上に重ねるようにしても勿論よい
し、更に基板内に形成する素子はバイポーラトランジス
タであってもよい。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
微細化した時の素子特性の低下を最少限にでき、しかも
半導体基板上に立体的に素子を積層すればより一層の高
集積化を可能にできる半導体装置が得られる。
微細化した時の素子特性の低下を最少限にでき、しかも
半導体基板上に立体的に素子を積層すればより一層の高
集積化を可能にできる半導体装置が得られる。
【図１】この発明の一実施例に係る半導体装置を示すも
ので、（ａ）は模式的平面パターン、（ｂ）はそのＡ−
Ａ´断面図。
ので、（ａ）は模式的平面パターン、（ｂ）はそのＡ−
Ａ´断面図。
【図２】図１に示した実施例の等価回路図。
【図３】図１に示した実施例をメモリセルに適用した場
合の等価回路図。
合の等価回路図。
【図４】この発明の別の実施例に係る半導体装置につい
て説明するためのもので、図１（ｂ）に対応する断面
図。
て説明するためのもので、図１（ｂ）に対応する断面
図。
【図５】この発明の更に別の実施例に係る半導体装置に
ついて説明するためのもので、図１（ｂ）に対応する断
面図。
ついて説明するためのもので、図１（ｂ）に対応する断
面図。
１…ｐ型Ｓｉ基板、２…フィールド酸化膜、３…ｎ+ 型
ソース領域、４…ｎ+型ドレイン領域、５…シリコン酸
化膜、６…ｎ型多結晶シリコン膜、７…シリコン酸化
膜、８…ｐ型多結晶シリコン膜、９…シリコン酸化膜、
１０1 〜１０3 …Ａｌ膜、６´…Ｍｏ膜、１１…シリコ
ン酸化膜。
ソース領域、４…ｎ+型ドレイン領域、５…シリコン酸
化膜、６…ｎ型多結晶シリコン膜、７…シリコン酸化
膜、８…ｐ型多結晶シリコン膜、９…シリコン酸化膜、
１０1 〜１０3 …Ａｌ膜、６´…Ｍｏ膜、１１…シリコ
ン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 21/8244 27/11 29/78 27/095 7210−4Ｍ Ｈ０１Ｌ 27/10 ３８１ 7514−4Ｍ 29/78 ３０１ Ｘ 9056−4Ｍ ３１１ Ｃ 7376−4Ｍ 29/80 Ｅ
Claims (4)
- 【請求項１】 基体と、前記基体上に形成されるゲート
電極と、このゲート電極上からゲート電極の両側の前記
基体上に延設される半導体膜とを具備し、前記半導体膜
における前記ゲート電極上に位置する部分がチャネル領
域、このチャネル領域の両側の前記基体上がソース領域
及びドレイン領域であることを特徴とする半導体装置。 - 【請求項２】 基体と、前記基体上に形成されるゲート
電極と、このゲート電極上からゲート電極の両側の前記
基体上に延設される半導体膜と、前記半導体膜上に形成
される絶縁層と、この絶縁層の前記ゲート電極上外の前
記半導体膜上に形成されるコンタクトホールを介して前
記半導体膜と電気的に接続される第１、第２の電極とを
具備し、前記半導体膜における前記ゲート電極上に位置
する部分がチャネル領域、このチャネル領域の両側の前
記基体上がソース領域及びドレイン領域であることを特
徴とする半導体装置。 - 【請求項３】 前記基体は、非単結晶構造であることを
特徴とする請求項１または請求項２に記載の半導体装
置。 - 【請求項４】 前記半導体膜は、ノンドープまたは一導
電型の非単結晶半導体からなることを特徴とする請求項
１または請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6190697A JP2500924B2 (ja) | 1994-08-12 | 1994-08-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6190697A JP2500924B2 (ja) | 1994-08-12 | 1994-08-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055080A Division JPH02263475A (ja) | 1979-12-25 | 1990-03-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774367A true JPH0774367A (ja) | 1995-03-17 |
| JP2500924B2 JP2500924B2 (ja) | 1996-05-29 |
Family
ID=16262354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6190697A Expired - Lifetime JP2500924B2 (ja) | 1994-08-12 | 1994-08-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500924B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002531949A (ja) * | 1998-12-01 | 2002-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ２組の活性領域の間で共用されるゲート電極を有する半導体デバイスおよびその製作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 |
-
1994
- 1994-08-12 JP JP6190697A patent/JP2500924B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002531949A (ja) * | 1998-12-01 | 2002-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ２組の活性領域の間で共用されるゲート電極を有する半導体デバイスおよびその製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2500924B2 (ja) | 1996-05-29 |
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