JPH0774375A - 個別半導体素子 - Google Patents
個別半導体素子Info
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- JPH0774375A JPH0774375A JP21940093A JP21940093A JPH0774375A JP H0774375 A JPH0774375 A JP H0774375A JP 21940093 A JP21940093 A JP 21940093A JP 21940093 A JP21940093 A JP 21940093A JP H0774375 A JPH0774375 A JP H0774375A
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- individual semiconductor
- semiconductor substrate
- individual
- semiconductor element
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Abstract
(57)【要約】
【目的】 個別半導体素子の順方向電圧降下特性を大幅
に改善する点。 【構成】 本発明に係わる個別半導体素子ではＶ／Ａｕ
Ｓｂ／Ｎｉ／Ａｕで構成する裏面電極を形成することに
よりオ−ミック特性を改善すると共に、その設置前に行
うラッピング工程によりシリコン半導体基板の厚さを１
９０μｍ以下にできるし、オ−ミック特性の改良により
順方向電圧降下特性が向上する。
に改善する点。 【構成】 本発明に係わる個別半導体素子ではＶ／Ａｕ
Ｓｂ／Ｎｉ／Ａｕで構成する裏面電極を形成することに
よりオ−ミック特性を改善すると共に、その設置前に行
うラッピング工程によりシリコン半導体基板の厚さを１
９０μｍ以下にできるし、オ−ミック特性の改良により
順方向電圧降下特性が向上する。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源用個別
半導体素子の改良に好適する。
半導体素子の改良に好適する。
【０００２】
【従来の技術】従来の個別半導体素子としてショットキ
バリアダイオ−ド及びＰＩＮダイオ−ドのオ−ミック性
の改善なしプロセス（共用）を図５により説明すると、
ド−パント(Dopant)としてSbを適用し、抵抗率が通常
０．０１５〜０．０２０Ω・ｃｍのＮ型即ち第１導電型
のシリコン半導体基板５０表面にＮ- エピタキシャル層
（以下半導体層と記載する）５１を堆積後、表面を酸化
膜５２で覆ってから、部分的に除去して露出したＮ- エ
ピタキシャル層５１にＰ+ 型即ち第２導電型の拡散領域
５３を設けてから、これのコンタクトホ−ル５４を設置
する。これにはバリアメタル（Ｍｏ、Ｔｉ、Ｃｒ、Ｖ、
Ｎｂ、Ｚｒ、Ｗなど）＋電極（ＡｌまたはＶ／Ｎｉ／Ａ
ｕの３層構造）電極５５を設け、更にシリコン半導体基
板５０の裏面側にＶ／Ｎｉ／Ａｕから成る裏面電極を形
成する。
バリアダイオ−ド及びＰＩＮダイオ−ドのオ−ミック性
の改善なしプロセス（共用）を図５により説明すると、
ド−パント(Dopant)としてSbを適用し、抵抗率が通常
０．０１５〜０．０２０Ω・ｃｍのＮ型即ち第１導電型
のシリコン半導体基板５０表面にＮ- エピタキシャル層
（以下半導体層と記載する）５１を堆積後、表面を酸化
膜５２で覆ってから、部分的に除去して露出したＮ- エ
ピタキシャル層５１にＰ+ 型即ち第２導電型の拡散領域
５３を設けてから、これのコンタクトホ−ル５４を設置
する。これにはバリアメタル（Ｍｏ、Ｔｉ、Ｃｒ、Ｖ、
Ｎｂ、Ｚｒ、Ｗなど）＋電極（ＡｌまたはＶ／Ｎｉ／Ａ
ｕの３層構造）電極５５を設け、更にシリコン半導体基
板５０の裏面側にＶ／Ｎｉ／Ａｕから成る裏面電極を形
成する。
【０００３】次に従来のＰＩＮダイオ−ドを図６により
説明する。ド−パント(Dopant)としてSbを適用する第１
導電型のシリコン半導体基板５０表面にＮ- エピタキシ
ャル層５１を堆積後酸化膜５２を被覆後、部分的に溶除
して露出するＮ- エピタキシャル層５１にＰ+ 型即ち第
２導電型の拡散領域５３を設けてから、コンタクトホ−
ル５４を設置する。これにＡｌまたはＶ／Ｎｉ／Ａｕの
３層構造）電極５５を設ける。これにはショットキ電極
でも良いがショットキバリアは不要なため通常は除く。
更にシリコン半導体基板５０裏面に裏面電極５６を設置
する。
説明する。ド−パント(Dopant)としてSbを適用する第１
導電型のシリコン半導体基板５０表面にＮ- エピタキシ
ャル層５１を堆積後酸化膜５２を被覆後、部分的に溶除
して露出するＮ- エピタキシャル層５１にＰ+ 型即ち第
２導電型の拡散領域５３を設けてから、コンタクトホ−
ル５４を設置する。これにＡｌまたはＶ／Ｎｉ／Ａｕの
３層構造）電極５５を設ける。これにはショットキ電極
でも良いがショットキバリアは不要なため通常は除く。
更にシリコン半導体基板５０裏面に裏面電極５６を設置
する。
【０００４】このようにオ−ミック性の改善なしプロセ
スチャ−トａは以下の 酸化−Ｐ+パタ−ン−Ｐ+ デポ
−Ｐ+ 拡散−表面コンタクト−表面電極−裏面電極Ｖ／
Ｎｉ／Ａｕ−ダイシング−ペレット である。
スチャ−トａは以下の 酸化−Ｐ+パタ−ン−Ｐ+ デポ
−Ｐ+ 拡散−表面コンタクト−表面電極−裏面電極Ｖ／
Ｎｉ／Ａｕ−ダイシング−ペレット である。
【０００５】次にＳｂ含有半導体基板におけるショット
キバリアダイオ−ド及びＰＩＮダイオ−ドのオ−ミック
性の改善プロセス（共用）ｂは以下の酸化−Ｐ+ パタ−
ン−Ｐ+ デポ−Ｐ+ 拡散−ウエ−ハラッピング（２５０
μｍ厚さ）−クリ−ニング−裏面Ｎ+ デポ（裏面オ−ミ
ック性改善材料Ｐ）−表面コンタクトパタ−ニング−バ
リアメタル（Ｍｏ、Ｔｉ、Ｃｒ、Ｖ、Ｎｂ、Ｚｒ、Ｗな
ど）＋電極または電極形成−裏面電極形成−ダイシング
−ペレット である。
キバリアダイオ−ド及びＰＩＮダイオ−ドのオ−ミック
性の改善プロセス（共用）ｂは以下の酸化−Ｐ+ パタ−
ン−Ｐ+ デポ−Ｐ+ 拡散−ウエ−ハラッピング（２５０
μｍ厚さ）−クリ−ニング−裏面Ｎ+ デポ（裏面オ−ミ
ック性改善材料Ｐ）−表面コンタクトパタ−ニング−バ
リアメタル（Ｍｏ、Ｔｉ、Ｃｒ、Ｖ、Ｎｂ、Ｚｒ、Ｗな
ど）＋電極または電極形成−裏面電極形成−ダイシング
−ペレット である。
【０００６】ａプロセスはＶF 特性が悪く、ｂプロセス
にあってはＮ+ を追加するために工程が難しい。
にあってはＮ+ を追加するために工程が難しい。
【０００７】更にｂプロセスではウエ−ハラッピング工
程で生じる研磨材の切削粉などから表面を守るために保
護処理を行ってから、裏面側から通常２５０μｍ厚（こ
れ以下の厚さになると後工程で割れが多発する）にラッ
ピングする。次いで切削粉の除去と保護処理部材をはず
してから、裏面オ−ミック改善のために拡散によりＮ
+ + デポを行ってからのＰＥＰによるパタ−ニング工程
により裏面電極５６を形成する。ａとｂにおける拡散工
程前の酸化工程は、拡散工程で不純物が外方拡散(Out D
iffusion) することを防止するために採る手段である。
程で生じる研磨材の切削粉などから表面を守るために保
護処理を行ってから、裏面側から通常２５０μｍ厚（こ
れ以下の厚さになると後工程で割れが多発する）にラッ
ピングする。次いで切削粉の除去と保護処理部材をはず
してから、裏面オ−ミック改善のために拡散によりＮ
+ + デポを行ってからのＰＥＰによるパタ−ニング工程
により裏面電極５６を形成する。ａとｂにおける拡散工
程前の酸化工程は、拡散工程で不純物が外方拡散(Out D
iffusion) することを防止するために採る手段である。
【０００８】図７及び図８には図５ならびに図６に示す
個別半導体素子の対策品として裏面電極５６付近にＮ
+ + 層５７を設置してオ−ミック性を改善する例を明ら
かにする。
個別半導体素子の対策品として裏面電極５６付近にＮ
+ + 層５７を設置してオ−ミック性を改善する例を明ら
かにする。
【０００９】
【発明が解決しようとする課題】ショットキバリアダイ
オ−ドには不純物としてアンチモンを利用するＮ+ 半導
体基板５０が適用されており、その原料にシリコンを採
用すると、それに対するアンチモン固溶度の関係から抵
抗率が通常０．００８〜０．０２０Ω・ｃｍとなる。そ
の際アンチモン濃度は１．５〜２．５×１０1 8 ／１０
3 であり、裏面電極５６として一般的なＶ−Ｎｉ−Ａｕ
を使用するとオ−ミック接点が得らず、順方向電圧降下
特性が大幅に低下する。
オ−ドには不純物としてアンチモンを利用するＮ+ 半導
体基板５０が適用されており、その原料にシリコンを採
用すると、それに対するアンチモン固溶度の関係から抵
抗率が通常０．００８〜０．０２０Ω・ｃｍとなる。そ
の際アンチモン濃度は１．５〜２．５×１０1 8 ／１０
3 であり、裏面電極５６として一般的なＶ−Ｎｉ−Ａｕ
を使用するとオ−ミック接点が得らず、順方向電圧降下
特性が大幅に低下する。
【００１０】またＰＩＮダイオ−ドとショットキバリア
ダイオ−ドにおけるオ−ミック特性の劣化対策として、
不純物としてアンチモンを利用するＮ+ シリコン半導体
基板５０裏面にＮ+ + デポ後のＰＥＰによるパタ−ニン
グ工程が採用される。
ダイオ−ドにおけるオ−ミック特性の劣化対策として、
不純物としてアンチモンを利用するＮ+ シリコン半導体
基板５０裏面にＮ+ + デポ後のＰＥＰによるパタ−ニン
グ工程が採用される。
【００１１】しかしＮ+ + デポ工程前にシリコン半導体
ウエ−ハのラッピング工程を行うのは、作業工数の増
加、拡散炉の汚染ならびにＮ+ シリコン半導体基板５０
表面への異常拡散などの難点が生じるのである程度の厚
さを持たせることが必要であり。ラッピング工程による
シリコン半導体ウエ−ハの厚さは２５０μｍ以下になる
と割れが多発する難点がある。
ウエ−ハのラッピング工程を行うのは、作業工数の増
加、拡散炉の汚染ならびにＮ+ シリコン半導体基板５０
表面への異常拡散などの難点が生じるのである程度の厚
さを持たせることが必要であり。ラッピング工程による
シリコン半導体ウエ−ハの厚さは２５０μｍ以下になる
と割れが多発する難点がある。
【００１２】本発明はこのような事情により成されたも
ので、特に順方向電圧降下特性を大幅に改善する。
ので、特に順方向電圧降下特性を大幅に改善する。
【００１３】
【課題を解決するための手段】不純物としてアンチモン
を含むシリコン半導体基板と，前記シリコン半導体基板
の一表面を覆う第１導電型の半導体層と，前記半導体層
表面を覆う酸化膜と，前記半導体層表面部分から内部に
かけて位置する第２導電型の拡散領域と，前記第２導電
型の拡散領域部分及び前記半導体層表面部分を覆う電極
と，前記シリコン半導体基板の他表面に設置するＡｕＳ
ｂ合金を含む電極とに本発明に係わる個別半導体素子の
特徴がある。
を含むシリコン半導体基板と，前記シリコン半導体基板
の一表面を覆う第１導電型の半導体層と，前記半導体層
表面を覆う酸化膜と，前記半導体層表面部分から内部に
かけて位置する第２導電型の拡散領域と，前記第２導電
型の拡散領域部分及び前記半導体層表面部分を覆う電極
と，前記シリコン半導体基板の他表面に設置するＡｕＳ
ｂ合金を含む電極とに本発明に係わる個別半導体素子の
特徴がある。
【００１４】更に、前記シリコン半導体基板の他表面側
から，Ｖ、Ｔｉより選定する第１の金属層と，ＡｕＳｂ
合金を含む第２の金属層と，ＮｉまたはＣｏを含む第３
の金属層と，ＡｕまたはＡｇを含む第３の金属層により
構成する電極とにも特徴があり、更にまた前記ＡｕＳｂ
合金を含む第２の金属層におけるＡｕとＳｂの比率が重
量比でＳｂが５５％以下である点、前記半導体基板の他
の表面の粗さが段差として１μｍ以上である点、前記個
別半導体素子の仕上り厚が１９０μｍ以下である点、前
記個別半導体素子におけるシリコン半導体基板の抵抗率
が０．０２０Ω・ｃｍ以下である点にも特徴がある。
から，Ｖ、Ｔｉより選定する第１の金属層と，ＡｕＳｂ
合金を含む第２の金属層と，ＮｉまたはＣｏを含む第３
の金属層と，ＡｕまたはＡｇを含む第３の金属層により
構成する電極とにも特徴があり、更にまた前記ＡｕＳｂ
合金を含む第２の金属層におけるＡｕとＳｂの比率が重
量比でＳｂが５５％以下である点、前記半導体基板の他
の表面の粗さが段差として１μｍ以上である点、前記個
別半導体素子の仕上り厚が１９０μｍ以下である点、前
記個別半導体素子におけるシリコン半導体基板の抵抗率
が０．０２０Ω・ｃｍ以下である点にも特徴がある。
【００１５】これに加えて、前記個別半導体素子を固着
する導電性金属板と，前記導電性金属板と個別半導体素
子を電気的に接続しＶF 損失が１０ｍｖ以下の金属細線
に、また前記個別半導体素子がショットキバリアダイオ
−ドとＰＩＮダイオ−ドである点にも特徴がある。
する導電性金属板と，前記導電性金属板と個別半導体素
子を電気的に接続しＶF 損失が１０ｍｖ以下の金属細線
に、また前記個別半導体素子がショットキバリアダイオ
−ドとＰＩＮダイオ−ドである点にも特徴がある。
【００１６】
【作用】本発明に係わる個別半導体素子ではＶ／ＡｕＳ
ｂ／Ｎｉ／Ａｕで構成する裏面電極を形成することによ
りオ−ミック特性を改善すると共に、その設置前に行う
ラッピング工程によりシリコン半導体基板の厚さを１９
０μｍ以下にでき、このオ−ミック特性の改良により順
方向電圧降下特性が向上する。
ｂ／Ｎｉ／Ａｕで構成する裏面電極を形成することによ
りオ−ミック特性を改善すると共に、その設置前に行う
ラッピング工程によりシリコン半導体基板の厚さを１９
０μｍ以下にでき、このオ−ミック特性の改良により順
方向電圧降下特性が向上する。
【００１７】
【実施例】本発明に係わる個別半導体素子にあっては、
その製造プロセスはショットキバリアダイオ−ド及びＰ
ＩＮダイオ−ドも同じなので、図１乃至図３及び図５を
参照してショットキバリアダイオ−ドについて説明す
る。図１及び図２はショットキバリアダイオ−ドならび
にＰＩＮダイオ−ドの構造を示しており、図３は両ダイ
オ−ドに適用する簡略化したプロセスチャ−トを示す。
その製造プロセスはショットキバリアダイオ−ド及びＰ
ＩＮダイオ−ドも同じなので、図１乃至図３及び図５を
参照してショットキバリアダイオ−ドについて説明す
る。図１及び図２はショットキバリアダイオ−ドならび
にＰＩＮダイオ−ドの構造を示しており、図３は両ダイ
オ−ドに適用する簡略化したプロセスチャ−トを示す。
【００１８】不純物としてアンチモンを含み抵抗率が
０．０２０Ω・ｃｍ以下、厚さ４００μｍ結晶方位
（１．１．１）のＮ+ シリコン半導体基板１にはＮ- 半
導体層２をエピタキシャル成長法により堆積するし、そ
の厚さなどは機種により相違するが、以下に代表例を記
載する。
０．０２０Ω・ｃｍ以下、厚さ４００μｍ結晶方位
（１．１．１）のＮ+ シリコン半導体基板１にはＮ- 半
導体層２をエピタキシャル成長法により堆積するし、そ
の厚さなどは機種により相違するが、以下に代表例を記
載する。
【００１９】即ち４０Ｖ系で抵抗率が０．５〜０．８Ω
・ｃｍ厚さ５．０〜６．０μｍ、６０Ｖ系で抵抗率が
０．９〜１．２Ω・ｃｍ厚さ６．５〜７．５μｍ、９０
Ｖ系で抵抗率が２．０〜２．３Ω・ｃｍ厚さ８．５〜１
０．０μｍとする。
・ｃｍ厚さ５．０〜６．０μｍ、６０Ｖ系で抵抗率が
０．９〜１．２Ω・ｃｍ厚さ６．５〜７．５μｍ、９０
Ｖ系で抵抗率が２．０〜２．３Ω・ｃｍ厚さ８．５〜１
０．０μｍとする。
【００２０】図１ならびに図２に明らかにするようにＮ
+ シリコン半導体基板１に堆積するＮ- 半導体層２には
図３に示すプロセスチャ−トに従ってショットキバリア
ダイオ−ドを完成する。
+ シリコン半導体基板１に堆積するＮ- 半導体層２には
図３に示すプロセスチャ−トに従ってショットキバリア
ダイオ−ドを完成する。
【００２１】即ち、Ｎ- 半導体層２を堆積したＶG ウエ
−ハには第１熱酸化を行って表面を酸化膜３により覆
う。次ぎにＰ+ 領域４形成用の窓（図示せず）を公知の
リソグラフィ工程により設けてからボロンをデポし、更
に不純物が外方拡散するのを防止するためにドライまた
はウエット酸化やＣＶＤ法による低温酸化により酸化膜
（図示せず）で覆ってからデポしたボロンをＮ- 半導体
層２内に拡散して指定の不純物濃度を備えＸj ２．３μ
ｍ〜２．６μｍのＰ+ 拡散領域４を形成する。更にリン
ゲッタ−処理工程を経てデポ層及び図示しない酸化膜と
酸化膜３を公知のリソグラフィ工程によりパタ−ニング
してコンタクト用の窓５を形成する。この窓５を含むＮ
- 半導体層２にはＭｏ、Ｃｒ、Ｎｂ、Ｔｉ、Ｖなどから
成る群から選定する一種類のバリアメタルと、電極（Ａ
ｌまたはＶ／Ｎｉ／Ａｕ）６を蒸着やスパッタリング工
程により形成後パタ−ニング処理により図１に示す構造
とする。
−ハには第１熱酸化を行って表面を酸化膜３により覆
う。次ぎにＰ+ 領域４形成用の窓（図示せず）を公知の
リソグラフィ工程により設けてからボロンをデポし、更
に不純物が外方拡散するのを防止するためにドライまた
はウエット酸化やＣＶＤ法による低温酸化により酸化膜
（図示せず）で覆ってからデポしたボロンをＮ- 半導体
層２内に拡散して指定の不純物濃度を備えＸj ２．３μ
ｍ〜２．６μｍのＰ+ 拡散領域４を形成する。更にリン
ゲッタ−処理工程を経てデポ層及び図示しない酸化膜と
酸化膜３を公知のリソグラフィ工程によりパタ−ニング
してコンタクト用の窓５を形成する。この窓５を含むＮ
- 半導体層２にはＭｏ、Ｃｒ、Ｎｂ、Ｔｉ、Ｖなどから
成る群から選定する一種類のバリアメタルと、電極（Ａ
ｌまたはＶ／Ｎｉ／Ａｕ）６を蒸着やスパッタリング工
程により形成後パタ−ニング処理により図１に示す構造
とする。
【００２２】ここでＮ+ シリコン半導体基板１の裏面を
ラッピングして厚さを１６０μｍとしから裏面電極７と
してＶ７００オングストロ−ム／ＡｕＳｂ５００オング
ストロ−ム／Ｎｉ８０００オングストロ−ム／Ａｕ１０
００オングストロ−ムをこの順に被覆すると共に、Ｓｂ
拡散層８をＮ+ シリコン半導体基板１間に形成する。こ
のＳｂ拡散層８は半導体基板１をリ−ドフレ−ムに半田
付けする時の温度により形成するもので、特に２５％が
最適である。
ラッピングして厚さを１６０μｍとしから裏面電極７と
してＶ７００オングストロ−ム／ＡｕＳｂ５００オング
ストロ−ム／Ｎｉ８０００オングストロ−ム／Ａｕ１０
００オングストロ−ムをこの順に被覆すると共に、Ｓｂ
拡散層８をＮ+ シリコン半導体基板１間に形成する。こ
のＳｂ拡散層８は半導体基板１をリ−ドフレ−ムに半田
付けする時の温度により形成するもので、特に２５％が
最適である。
【００２３】前記ＡｕＳｂにおける両元素の比率はＳｂ
が重量比で５５％以下であると有効なことが確認されて
いる。
が重量比で５５％以下であると有効なことが確認されて
いる。
【００２４】ラッピング工程は電極のパタ−ニング工程
後のアニ−ル工程を終えてからシリコン半導体基板の裏
面を＃１０００のオイルラッビングにより行う。
後のアニ−ル工程を終えてからシリコン半導体基板の裏
面を＃１０００のオイルラッビングにより行う。
【００２５】このような個別半導体素子を製品に組込む
には、通常のリ−ドフレ−ムのベッドに常法によりマウ
ント後リ−ドフレ−ムに形成するインナ−リ−ド間を例
えばワイヤ−ボンディング法によりＡｌなどから成る金
属細線を架橋して電気的な接続を得るが、この金属細線
に通電する条件を明らかにする。
には、通常のリ−ドフレ−ムのベッドに常法によりマウ
ント後リ−ドフレ−ムに形成するインナ−リ−ド間を例
えばワイヤ−ボンディング法によりＡｌなどから成る金
属細線を架橋して電気的な接続を得るが、この金属細線
に通電する条件を明らかにする。
【００２６】ａ．通電電流２．５Ａ−Φ３００μｍ−ワ
イヤ長７ｍｍ−ワイヤＶF ドロップ８ｍｖ ｂ．通電電
流５Ａ−Φ４００μｍ−ワイヤ長７ｍｍ−ワイヤＶF ド
ロップ８ｍｖ ｃ．通電電流１５Ａ−Φ５００μｍ×２
本−ワイヤ長８ｍｍ．９ｍｍ−ワイヤＶF ドロップ９ｍ
ｖである。
イヤ長７ｍｍ−ワイヤＶF ドロップ８ｍｖ ｂ．通電電
流５Ａ−Φ４００μｍ−ワイヤ長７ｍｍ−ワイヤＶF ド
ロップ８ｍｖ ｃ．通電電流１５Ａ−Φ５００μｍ×２
本−ワイヤ長８ｍｍ．９ｍｍ−ワイヤＶF ドロップ９ｍ
ｖである。
【００２７】最終的にはこのようなショットキバリアダ
イオ−ドを多数設置したＶG ウエ−ハを例えばブレ−ド
ダイサ−により切断して個別半導体素子を完成する。こ
れと全く同様なプロセスによりＰＩＮダイオ−ドが得ら
れ、これを図２の断面図により示す。
イオ−ドを多数設置したＶG ウエ−ハを例えばブレ−ド
ダイサ−により切断して個別半導体素子を完成する。こ
れと全く同様なプロセスによりＰＩＮダイオ−ドが得ら
れ、これを図２の断面図により示す。
【００２８】
【発明の効果】４０Ｖ系のショットキバリアダイオ−ド
をモデルに説明すると、従来技術欄に示す図５、６の構
造では定格電流時の順方向電圧降下は６１０ｖであり、
また図７、８では５３０ｖである。これに対して本発明
に係わる個別半導体素子の定格電流時の順方向電圧降下
はラップ厚が１９０μｍで５１０ｍｖ、１６０μｍで５
００ｍｖ、１３０μｍで４９０ｍｖである。これは横軸
に測定した素子の種類を採り縦軸に定格電流時の順方向
電圧降下を採った図４に明らかにした。
をモデルに説明すると、従来技術欄に示す図５、６の構
造では定格電流時の順方向電圧降下は６１０ｖであり、
また図７、８では５３０ｖである。これに対して本発明
に係わる個別半導体素子の定格電流時の順方向電圧降下
はラップ厚が１９０μｍで５１０ｍｖ、１６０μｍで５
００ｍｖ、１３０μｍで４９０ｍｖである。これは横軸
に測定した素子の種類を採り縦軸に定格電流時の順方向
電圧降下を採った図４に明らかにした。
【００２９】要するに本発明に係わる個別半導体素子は
裏面電極をＶ／ＡｕＳｂ／Ｎｉ／Ａｕで構成することに
よりオ−ミック特性を改善すると共に、その設置前に行
うラッピング工程によりシリコン半導体基板の厚さを１
９０μｍ以下にすることが可能になると共に工数の削減
により製品単価を引下げた。
裏面電極をＶ／ＡｕＳｂ／Ｎｉ／Ａｕで構成することに
よりオ−ミック特性を改善すると共に、その設置前に行
うラッピング工程によりシリコン半導体基板の厚さを１
９０μｍ以下にすることが可能になると共に工数の削減
により製品単価を引下げた。
【図１】従来のショットキバリアダイオ−ドの要部を示
す断面図である。
す断面図である。
【図２】従来のＰＩＮダイオ−ドの要部を示す断面図で
ある。
ある。
【図３】図１に示す従来のショットキバリアダイオ−ド
改良品の要部を示す断面図である。
改良品の要部を示す断面図である。
【図４】図２に示すＰＩＮダイオ−ド改良品の要部を示
す断面図である。
す断面図である。
【図５】本発明に係わるショットキバリアダイオ−ドの
要部を示す断面図である。
要部を示す断面図である。
【図６】本発明に係わるＰＩＮダイオ−ドの要部を示す
断面図である。
断面図である。
【図７】本発明に係わる個別半導体素子の簡略化したプ
ロセスチャ−トである。
ロセスチャ−トである。
【図８】本発明に係わる個別半導体素子の特性を明らか
にする図である。
にする図である。
１、５０：半導体基板、 ２、５１：半導体層、 ３、５２：酸化膜、 ４、５３：第２導電型の拡散領域、 ５、５４：窓、 ６、５５：電極、 ７、５６：裏面電極、 ８：アンチモン拡散層。
Claims (7)
- 【請求項１】 不純物としてアンチモンを含む第１導電
型のシリコン半導体基板と，前記シリコン半導体基板の
一表面を覆い前記シリコン半導体基板より低濃度の第１
導電型の半導体層と，前記半導体層表面を覆う酸化膜
と，前記半導体層表面部分から内部にかけて位置する第
２導電型の拡散領域と，前記第２導電型の拡散領域部分
及び前記半導体層表面部分を覆う電極と，前記シリコン
半導体基板の他表面に設置するＡｕＳｂ系合金を含む裏
面電極とを具備することを特徴とする個別半導体素子。 - 【請求項２】 前記シリコン半導体基板の他表面側か
ら，Ｖ、Ｔｉより選定する第１の金属層と，ＡｕＳｂ合
金を含む第２の金属層と，ＮｉまたはＣｏを含む第３の
金属層と，ＡｕまたはＡｇを含む第４の金属層を重ねて
構成する電極を具備することを特徴とする請求項１記載
の個別半導体素子。 - 【請求項３】 前記ＡｕＳｂ合金を含む第２の金属層に
おけるＡｕとＳｂの比率が重量比でＳｂが５５％以下で
あることを特徴とする前記請求項２記載の個別半導体素
子。 - 【請求項４】 前記シリコン半導体基板の他の表面の粗
さが段差として１μｍ以上であることを特徴とする請求
項３記載の個別半導体素子。 - 【請求項５】 前記個別半導体素子の仕上り厚が１９０
μｍ以下であることを特徴とする前記請求項４記載の個
別半導体素子。 - 【請求項６】 前記個別半導体素子におけるシリコン半
導体基板の抵抗率が０．０２０Ω・ｃｍ以下であること
を特徴とする前記請求項５記載の個別半導体素子。 - 【請求項７】 前記個別半導体素子を固着する導電性金
属板と，前記導電性金属板と個別半導体素子を電気的に
接続しＶF 損失が１５ｍｖ以下の金属細線を具備するこ
とを特徴とする前記請求項５記載の個別半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21940093A JPH0774375A (ja) | 1993-09-03 | 1993-09-03 | 個別半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21940093A JPH0774375A (ja) | 1993-09-03 | 1993-09-03 | 個別半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774375A true JPH0774375A (ja) | 1995-03-17 |
Family
ID=16734823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21940093A Pending JPH0774375A (ja) | 1993-09-03 | 1993-09-03 | 個別半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101880821A (zh) * | 2010-06-11 | 2010-11-10 | 武汉钢铁(集团)公司 | 抗拉强度为280MPa级的钢铝复合热轧钢及生产方法 |
| CN111354784A (zh) * | 2018-12-21 | 2020-06-30 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
-
1993
- 1993-09-03 JP JP21940093A patent/JPH0774375A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101880821A (zh) * | 2010-06-11 | 2010-11-10 | 武汉钢铁(集团)公司 | 抗拉强度为280MPa级的钢铝复合热轧钢及生产方法 |
| CN111354784A (zh) * | 2018-12-21 | 2020-06-30 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| JP2020102547A (ja) * | 2018-12-21 | 2020-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US11217670B2 (en) * | 2018-12-21 | 2022-01-04 | Renesas Electronics Corporation | Semiconductor device having a back electrode including Au-Sb alloy layer and method of manufacturing the same |
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