JPH0774619A

JPH0774619A - 論理ゲート回路

Info

Publication number: JPH0774619A
Application number: JP5160544A
Authority: JP
Inventors: Takumi Miyashita; 工宮下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1995-03-17
Also published as: DE69416734T2; EP0632596B1; EP0632596A2; US5726591A; DE69416734D1; EP0632596A3; KR0154172B1; KR950001992A

Abstract

(57)【要約】【目的】ＭＥＳＦＥＴや、ＨＥＭＴ等、化合物半導体
トランジスタによって構成される論理ゲート回路に関
し、大負荷駆動能力化、低消費電力化と、低入力容量化
とを図る。【構成】プッシュプル回路２８のプルアップ用のＭＥＳ
ＦＥＴをエンハンスメント型のＭＥＳＦＥＴ２９で構
成すると共に、クランプ回路３２を設け、Ｈレベル出力
時、ＭＥＳＦＥＴ２９のゲート電圧をショットキー・
ダイオード３３の順方向電圧にクランプし、ノード３１
の電圧が「ショットキー・ダイオード３３の順方向電圧
−ＭＥＳＦＥＴ２９のスレッショルド電圧」以上とな
らないようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＥＳＦＥＴ（metal
semiconductor field effect transistor）や、ＨＥＭ
Ｔ（high electron mobility transistor）等、化合物
半導体トランジスタによって構成される論理ゲート回路
に関する。

【０００２】例えば、ＧaＡs集積回路を構成する場合、
クロック発生回路や、バス駆動回路等、ファン・アウト
（fan out）の多い回路の出力段や、チップ外の回路を
駆動するためのオフ・チップ・バッファに使用される論
理ゲート回路は、大きな負荷駆動能力を必要とされるた
め、論理ゲート段の後段に出力ドライブ段を設けた構成
とされる。

【０００３】

【従来の技術】従来、この種の論理ゲート回路として、
図２９にその回路図を示すようなものが知られている。

【０００４】図中、１は論理ゲート段をなすインバータ
であり、ＩＮは、Ｈレベル（高レベル）を、例えば、
０.７［Ｖ］、Ｌレベル（低レベル）を、例えば、０
［Ｖ］とする入力信号である。

【０００５】また、２はドライブ用のエンハンスメント
型のＭＥＳＦＥＴ、３は負荷用のデプレッション型の
ＭＥＳＦＥＴ、４は電源電圧ＶＤＤ、例えば、２
［Ｖ］を供給するＶＤＤ電源線である。

【０００６】また、５は出力ドライバ段をなすプッシュ
プル回路であり、６はプルアップ用のデプレッション型
のＭＥＳＦＥＴ、７はプルダウン用のエンハンスメン
ト型のＭＥＳＦＥＴ、８は出力端をなすノード、ＯＵ
Ｔは出力信号である。

【０００７】また、９は、Ｈレベル出力時、ノード８の
レベルが０.７［Ｖ］に安定するようにＭＥＳＦＥＴ６
のゲート電圧を一定電圧にクランプするクランプ回路で
あり、１０はショットキー・ダイオード、１１はエンハ
ンスメント型のＭＥＳＦＥＴである。

【０００８】この論理ゲート回路では、入力信号ＩＮ＝
「Ｈ」＝０.７［Ｖ］の場合、出力信号ＯＵＴ＝「Ｌ」
＝０［Ｖ］となり、入力信号ＩＮ＝「Ｌ」＝０［Ｖ］の
場合、出力信号ＯＵＴ＝「Ｈ」＝０.７［Ｖ］となる。

【０００９】なお、入力信号ＩＮ＝「Ｌ」＝０［Ｖ］
で、出力信号ＯＵＴ＝「Ｈ」＝０.７［Ｖ］とする場
合、クランプ回路９が設けられていないと、ノード８の
レベルは０.７［Ｖ］以上に上昇してしまい、ＶＤＤ電
源線６からＭＥＳＦＥＴ７を介して次段回路の入力ト
ランジスタに大電流が流れ続けてしまう。

【００１０】そこで、クランプ回路９が設けられてお
り、ノード８のレベルが０.７［Ｖ］以上に上昇する
と、ＭＥＳＦＥＴ１１がオン状態となり、ノード８の
レベルが０.７［Ｖ］で安定するように、ショットキー
・ダイオード１１によってＭＥＳＦＥＴ６のゲート電圧
が引き下げられてクランプされる。

【００１１】この論理ゲート回路においては、論理ゲー
ト段を構成するインバータ１の後段にプッシュプル回路
５を設けているので、負荷駆動能力を大きくすることが
できる。

【００１２】

【発明が解決しようとする課題】しかし、この論理ゲー
ト回路においては、クランプ回路９を設けてはいるが、
入力信号ＩＮ＝「Ｌ」＝０［Ｖ］で、出力信号ＯＵＴ＝
「Ｈ」＝０.７［Ｖ］となる場合、ノード８のレベル
は、一旦、０.７［Ｖ］以上に上昇した後、０.７［Ｖ］
に引き下げられることになる。

【００１３】このため、出力信号ＯＵＴのレベルが
「Ｌ」から「Ｈ」に反転される場合、ＶＤＤ電源線４か
らＭＥＳＦＥＴ６を介して次段回路の入力トランジス
タに論理反転動作に関係のない電流が流れてしまい、こ
れが消費電力を増大させる原因となっていた。

【００１４】また、この論理ゲート回路においては、プ
ッシュプル回路５のプルアップ用のＭＥＳＦＥＴ６
は、常時、オン状態とされるので、出力信号ＯＵＴ＝
「Ｌ」とするためには、プルダウン用のＭＥＳＦＥＴ
７のＷ（チャネル幅）／Ｌ（チャネル長）レシオを大き
くしなければならず、このため、入力容量が大きくな
り、これが高速化を妨げる原因となっていた。

【００１５】本発明は、かかる点に鑑み、化合物半導体
トランジスタによって構成される論理ゲート回路であっ
て、大負荷駆動能力化と、低消費電力化と、低入力容量
化とを図ることができるようにした論理ゲート回路、及
び、少なくとも、大負荷駆動能力化と、低消費電力化と
を図ることができるようにした論理ゲート回路を提供す
ることを目的とする。

【００１６】

【課題を解決するための手段】第１の発明・・図１図１は本発明中、第１の発明の原理説明図である。図
中、１３は論理ゲート段であり、１４は論理処理の対象
である一又は複数の入力信号ＩＮ、ＩＮ₁〜ＩＮ_nが入力
されるドライブ用の一又は複数のエンハンスメント型の
化合物半導体トランジスタを有してなるドライブ回路で
ある。

【００１７】また、１５は負荷用のデプレッション型の
化合物半導体トランジスタ、１６は高電圧側の電源電圧
ＶＤＤを供給するＶＤＤ電源線、１７は低電圧側の電源
電圧ＶＳＳを供給するＶＳＳ電源線である。

【００１８】また、１８は出力ドライバ段であり、１９
はプルアップ用のエンハンスメント型の化合物半導体ト
ランジスタ、２０は論理処理の対象である一又は複数の
入力信号ＩＮ、ＩＮ₁〜ＩＮ_nが入力されるプルダウン用
の一又は複数のエンハンスメント型の化合物半導体トラ
ンジスタを有してなるプルダウン回路、２１は出力端を
なすノードである。

【００１９】また、２２は、Ｈレベル出力時、ノード２
１のレベルが適正レベルとなるように、プルアップ用の
化合物半導体トランジスタ１９のゲート電圧を一定電圧
にクランプするクランプ回路である。

【００２０】即ち、本発明中、第１の発明による論理ゲ
ート回路は、ドレインをＶＤＤ電源線１６に接続され、
ゲートをソースに接続された負荷用のデプレッション型
の化合物半導体トランジスタ１５、及び、この負荷用の
デプレッション型の化合物半導体トランジスタ１５のソ
ースとＶＳＳ電源線１７との間に設けられ、一又は複数
の入力信号ＩＮ、ＩＮ₁〜ＩＮ_nが入力されるドライブ用
の一又は複数のエンハンスメント型の化合物半導体トラ
ンジスタを有してなるドライブ回路１４からなる論理ゲ
ート段１３と、ドレインをＶＤＤ電源線１６に接続さ
れ、ゲートを負荷用のデプレッション型の化合物半導体
トランジスタ１５のソースに接続されたプルアップ用の
エンハンスメント型の化合物半導体トランジスタ１９、
及び、このプルアップ用のエンハンスメント型の化合物
半導体トランジスタ１９のソースとＶＳＳ電源線１７と
の間に設けられ、一又は複数の入力信号ＩＮ、ＩＮ₁〜
ＩＮ_nが入力されるプルダウン用の一又は複数のエンハ
ンスメント型の化合物半導体トランジスタを有してなる
プルダウン回路２０からなり、プルアップ用のエンハン
スメント型の化合物半導体トランジスタ１９のソースと
プルダウン回路２０との接続点２１に出力信号ＯＵＴを
得るようにされた出力ドライバ段１８と、一端をプルア
ップ用のエンハンスメント型の化合物半導体トランジス
タ１９のゲートに接続され、他端をＶＳＳ電源線１７に
接続され、Ｈレベル出力時、プルアップ用のエンハンス
メント型の化合物半導体トランジスタ１９のソースとプ
ルダウン回路２０との接続点２１のレベルが適正レベル
となるように、プルアップ用のエンハンスメント型の化
合物半導体トランジスタ１９のゲート電圧を一定電圧に
クランプするクランプ回路２２とを設けて構成するとい
うものである。

【００２１】ここに、例えば、ドライブ回路１４は、ド
レインを負荷用のデプレッション型の化合物半導体トラ
ンジスタ１５のソースに接続され、ソースをＶＳＳ電源
線１７に接続され、ゲートに一の入力信号ＩＮが入力さ
れるドライブ用のエンハンスメント型の化合物半導体ト
ランジスタで構成し、プルダウン回路２０は、ドレイン
をプルダウン用のエンハンスメント型の化合物半導体ト
ランジスタ１９のソースに接続され、ソースをＶＳＳ電
源線１７に接続され、ゲートに一の入力信号ＩＮが入力
されるプルダウン用のエンハンスメント型の化合物半導
体トランジスタで構成することができる。このように構
成する場合、本発明による論理ゲート回路は、インバー
タとして具体化される。

【００２２】また、ドライブ回路１４は、ドレインを負
荷用のデプレッション型の化合物半導体トランジスタ１
５のソースに接続され、ソースをＶＳＳ電源線１７に接
続され、ゲートに複数の入力信号ＩＮ₁〜ＩＮ_nのそれぞ
れが入力されるドライブ用の複数のエンハンスメント型
の化合物半導体トランジスタで構成し、プルダウン回路
２０は、ドレインをプルダウン用のエンハンスメント型
の化合物半導体トランジスタ１９のソースに接続され、
ソースをＶＳＳ電源線１７に接続され、ゲートに複数の
入力信号ＩＮ₁〜ＩＮ_nのそれぞれが入力されるプルダウ
ン用の複数のエンハンスメント型の化合物半導体トラン
ジスタで構成することができる。このように構成する場
合、本発明による論理ゲート回路は、ＮＯＲゲートとし
て具体化される。

【００２３】また、ドライブ回路１４は、負荷用のデプ
レッション型の化合物半導体トランジスタ１５のソース
とＶＳＳ電源線１７との間に直列接続された、ゲートに
複数の入力信号ＩＮ₁〜ＩＮ_nのそれぞれが入力されるド
ライブ用の複数のエンハンスメント型の化合物半導体ト
ランジスタで構成し、プルダウン回路２０は、プルアッ
プ用のエンハンスメント型の化合物半導体トランジスタ
１９のソースとＶＳＳ電源線１７との間に直列接続され
た、ゲートに複数の入力信号ＩＮ₁〜ＩＮ_nのそれぞれが
入力されるプルダウン用の複数のエンハンスメント型の
化合物半導体トランジスタで構成することができる。こ
のように構成する場合、本発明による論理ゲート回路
は、ＮＡＮＤ回路ゲートとして具体化される。

【００２４】第２の発明本発明中、第２の発明による論理ゲート回路は、ドレイ
ンを第１の電源電圧を供給する第１の電源線に接続さ
れ、ゲートにプルアップ制御信号が供給されるプルアッ
プ用のエンハンスメント型の化合物半導体トランジスタ
と、ドレインを前記プルアップ用のエンハンスメント型
の化合物半導体トランジスタのソースに接続され、ソー
スを前記第１の電源電圧よりも低電圧の第２の電源電圧
を供給する第２の電源線に接続され、ゲートにプルダウ
ン制御信号が供給されるプルダウン用のエンハンスメン
ト型の化合物半導体トランジスタからなり、前記プルア
ップ用のエンハンスメント型の化合物半導体トランジス
タのソースと前記プルダウン用のエンハンスメント型の
化合物半導体トランジスタとの接続点に出力信号を得る
ようにされた出力ドライバ段と、高レベル出力時、前記
プルアップ用のエンハンスメント型の化合物半導体トラ
ンジスタのソースと前記プルダウン用のエンハンスメン
ト型の化合物半導体トランジスタとの接続点のレベルを
適正レベルにクランプするクランプ回路とを含めて構成
するというものである。

【００２５】

【作用】第１の発明・・図１本発明中、第１の発明においては、論理ゲート段１３の
後段にプルアップ用のエンハンスメント型の化合物半導
体トランジスタ１９及びプルダウン回路２０からなる出
力ドライバ段１８を設けているので、大負荷駆動能力を
確保することができる。

【００２６】また、一端を化合物半導体トランジスタ１
９のゲートに接続され、他端をＶＳＳ電源線１７に接続
され、Ｈレベル出力時、ノード２１のレベルが適正レベ
ルとなるように、化合物半導体トランジスタ１９のゲー
ト電圧を一定電圧にクランプするクランプ回路２２を設
けている。

【００２７】したがって、出力信号ＯＵＴのレベルが
「Ｌ」から「Ｈ」に反転される場合、ＶＤＤ電源線１６
から化合物半導体トランジスタ１９を介して次段回路の
入力トランジスタに流れる電流を最小限に抑えることが
でき、低消費電力化を図ることができる。

【００２８】また、出力ドライバ段１８は、プルアップ
用の化合物半導体トランジスタをエンハンスメント型の
化合物半導体トランジスタで構成し、常時、オン状態と
されないようにしている。

【００２９】したがって、プルダウン回路２０を構成す
る一又は複数のエンハンスメント型の化合物半導体トラ
ンジスタのＷ／Ｌレシオを小さくし、低入力容量化を図
ることができる。

【００３０】第２の発明本発明中、第２の発明においても、出力ドライバ段を設
けて構成するとしているので、大きな負荷駆動能力を確
保することができる。

【００３１】また、Ｈレベル出力時、プルアップ用のエ
ンハンスメント型の化合物半導体トランジスタのソース
とプルダウン用のエンハンスメント型の化合物半導体ト
ランジスタとの接続点のレベルを適正レベルにクランプ
するクランプ回路とを設けるとしているので、出力信号
ＯＵＴのレベルが「Ｌ」から「Ｈ」に反転される場合、
第１の電源線からプルアップ用のエンハンスメント型の
化合物半導体トランジスタを介して次段回路の入力トラ
ンジスタに流れる電流を最小限に抑えることができる。
したがって、低消費電力化を図ることができる。

【００３２】

【実施例】以下、図２〜図２８を参照して、本発明の実
施例及び使用例（応用例）について説明する。

【００３３】第１実施例・・図２図２は本発明の第１実施例を示す回路図であり、本発明
中、第１の発明を出力ドライバ回路付きインバータに適
用した場合の第１例を示している。

【００３４】図中、２４は論理ゲート段をなすインバー
タであり、ＩＮは、Ｈレベルを、例えば、０.７
［Ｖ］、Ｌレベルを、例えば、０［Ｖ］とする入力信号
である。

【００３５】また、２５はドライブ用のエンハンスメン
ト型のＭＥＳＦＥＴ、２６は負荷用のデプレッション
型のＭＥＳＦＥＴ、２７は電源電圧ＶＤＤ、例えば、
２［Ｖ］を供給するＶＤＤ電源線である。

【００３６】また、２８は出力ドライバ段をなすプッシ
ュプル回路であり、２９はプルアップ用のエンハンスメ
ント型のＭＥＳＦＥＴ、３０はプルダウン用のエンハ
ンスメント型のＭＥＳＦＥＴ、３１は出力端をなすノ
ード、ＯＵＴは出力信号である。

【００３７】また、３２は、Ｈレベル出力時、ＭＥＳ
ＦＥＴ２９のゲート電圧をクランプするクランプ回路で
あり、３３はショットキー・ダイオードである。

【００３８】この第１実施例においては、入力信号ＩＮ
＝Ｈレベルの場合、ＭＥＳＦＥＴ２５＝ＯＮ、ＭＥＳ
ＦＥＴ２５のドレイン＝Ｌレベルで、ＭＥＳＦＥＴ２
９＝ＯＦＦ、ＭＥＳＦＥＴ３０＝ＯＮとなり、ノード
３１（出力信号ＯＵＴ）＝Ｌレベルとなる。

【００３９】これに対して、入力信号ＩＮ＝Ｌレベルの
場合、ＭＥＳＦＥＴ２５＝ＯＦＦ、ＭＥＳＦＥＴ２５
のドレイン＝Ｈレベルで、ＭＥＳＦＥＴ２９＝ＯＮ、
ＭＥＳＦＥＴ３０＝ＯＦＦとなり、ノード３１（出力
信号ＯＵＴ）＝Ｈレベルとなる。

【００４０】ここに、この第１実施例によれば、論理ゲ
ート段をなすインバータ２４の後段に出力ドライバ段を
なすプッシュプル回路２８を設けているので、大負荷駆
動能力を確保することができる。

【００４１】また、この第１実施例では、クランプ回路
３２は、アノードをＭＥＳＦＥＴ２９のゲートに接続
され、カソードを接地されたショットキー・ダイオード
３３で構成されている。

【００４２】この結果、Ｈレベル出力時、ＭＥＳＦＥ
Ｔ２９のゲート電圧はショットキー・ダイオード３３の
順方向電圧Ｖ_DFにクランプされ、ノード３１の電圧は、
「ショットキー・ダイオード３３の順方向電圧Ｖ_DF−Ｍ
ＥＳＦＥＴ２９のスレッショルド電圧Ｖ_TH29」以上に
なることはない。

【００４３】ここに、ショットキー・ダイオードの順方
向電圧Ｖ_DF＝０.７［Ｖ］、ＭＥＳＦＥＴ２９のスレッ
ショルド電圧Ｖ_TH29＝０.１〜０.２［Ｖ］とすれば、Ｈ
レベル出力時、ノード３１＝０.５〜０.６［Ｖ］とな
り、次段回路のスレッショルド電圧を０.３〜０.５
［Ｖ］とすれば、次段回路の入力トランジスタをＯＮさ
せることができ、しかも、論理動作に関係ない電流がＶ
ＤＤ電源線２７からＭＥＳＦＥＴ２９を介して次段回路
の入力トランジスタに流れることを防ぐことができる。
したがって、低消費電力化を図ることができる。

【００４４】また、この第１実施例では、プッシュプル
回路２８を構成するプルアップ用のＭＥＳＦＥＴは、
エンハンスメント型のＭＥＳＦＥＴ２９で構成されて
おり、常時、オン状態とされることはなく、Ｈレベル出
力時はオン、Ｌレベル出力時はオフとなるようにされて
いる。

【００４５】したがって、この第１実施例によれば、プ
ルダウン用のＭＥＳＦＥＴ３０ののＷ／Ｌレシオを小
さくすることができるので、入力容量を小さくすること
ができる。

【００４６】このように、この第１実施例によれば、出
力ドライバ回路付きインバータについて、大負荷駆動能
力化、低消費電力化と、低入力容量化とを図ることがで
きる。

【００４７】第２実施例・・図３図３は本発明の第２実施例を示す回路図であり、本発明
中、第２の発明を出力ドライバ回路付きインバータに適
用した場合の第２例を示している。

【００４８】この第２実施例は、第１実施例が設けるク
ランプ回路３２と回路構成の異なるクランプ回路３４を
設け、その他については、第１実施例と同様に構成した
ものである。

【００４９】なお、クランプ回路３４において、３５は
ショットキー・ダイオード、３６はダイオード接続され
たエンハンスメント型のＭＥＳＦＥＴである。

【００５０】この第２実施例においては、入力信号ＩＮ
＝Ｈレベルの場合、ＭＥＳＦＥＴ２５＝ＯＮ、ＭＥＳ
ＦＥＴ２５のドレイン＝Ｌレベルで、ＭＥＳＦＥＴ２
９＝ＯＦＦ、ＭＥＳＦＥＴ３０＝ＯＮとなり、ノード
３１（出力信号ＯＵＴ）＝Ｌレベルとなる。

【００５１】これに対して、入力信号ＩＮ＝Ｌレベルの
場合、ＭＥＳＦＥＴ２５＝ＯＦＦ、ＭＥＳＦＥＴ２５
のドレイン＝Ｈレベルで、ＭＥＳＦＥＴ２９＝ＯＮ、
ＭＥＳＦＥＴ３０＝ＯＦＦとなり、ノード３１（出力
信号ＯＵＴ）＝Ｈレベルとなる。

【００５２】ここに、この第２実施例によっても、論理
ゲート段をなすインバータ２４の後段に出力ドライバ段
をなすプッシュプル回路２８を設けているので、大きな
負荷駆動能力を確保することができる。

【００５３】また、この第２実施例においては、クラン
プ回路３４は、アノードをＭＥＳＦＥＴ２９のゲートに
接続されたショットキー・ダイオード３５と、ドレイン
をショットキー・ダイオード３５のカソードに接続さ
れ、ゲートをドレインに接続され、ソースを接地された
ＭＥＳＦＥＴ３６で構成されている。

【００５４】この結果、Ｈレベル出力時、ＭＥＳＦＥ
Ｔ２９のゲート電圧は、「ショットキー・ダイオード３
５の順方向電圧Ｖ_DF＋ＭＥＳＦＥＴ２９のスレッショ
ルド電圧Ｖ_TH29」にクランプされる。

【００５５】したがって、ＭＥＳＦＥＴ３６のスレッ
ショルド電圧Ｖ_TH36＝ＭＥＳＦＥＴ２９のスレッショ
ルド電圧Ｖ_TH29とすれば、ノード３１の電圧は「ショッ
トキー・ダイオード３５の順方向電圧Ｖ_DF＋ＭＥＳＦ
ＥＴ３６のスレッショルド電圧Ｖ_TH36−ＭＥＳＦＥＴ
２９のスレッショルド電圧Ｖ_TH29」＝「ショットキー・
ダイオード３５の順方向電圧Ｖ_DF」以上になることはな
い。

【００５６】ここに、ショットキー・ダイオードの順方
向電圧Ｖ_DF＝０.７［Ｖ］、ＭＥＳＦＥＴ２９のスレッ
ショルド電圧Ｖ_TH29＝０.１〜０.２［Ｖ］とすれば、Ｈ
レベル出力時、ノード３１＝０.７［Ｖ］となり、次段
回路のスレッショルド電圧を０.３〜０.５［Ｖ］とすれ
ば、次段回路の入力トランジスタをオン状態にさせるこ
とができ、しかも、ノード３１のレベルがＬレベルから
Ｈレベルに反転する場合に論理動作に関係ない電流がＶ
ＤＤ電源線２７からＭＥＳＦＥＴ２９を介して次段回
路の入力トランジスタに流れることを防ぐことができ
る。したがって、低消費電力化を図ることができる。

【００５７】また、この第２実施例においても、プッシ
ュプル回路２８を構成するプルアップ用のＭＥＳＦＥ
Ｔは、エンハンスメント型のＭＥＳＦＥＴ２９で構成
されており、常時、オン状態とされることはなく、Ｈレ
ベル出力時はオン、Ｌレベル出力時はオフとなるように
されている。

【００５８】したがって、この第２実施例においても、
プルダウン用のＭＥＳＦＥＴ３０のＷ／Ｌレシオを小
さくすることができるので、入力容量を小さくすること
ができる。

【００５９】このように、この第２実施例によれば、出
力ドライバ回路付きインバータについて、大負荷駆動能
力化、低消費電力化と、低入力容量化とを図ることがで
き、また、特に、Ｈレベル出力時のノード３１のレベル
が第１実施例の場合よりも高くなるようにしているの
で、第１実施例の場合よりも高速化を図ることができ
る。

【００６０】第３実施例・・図４図４は本発明の第３実施例を示す回路図であり、本発明
中、第１の発明を出力ドライバ回路付きインバータに適
用した場合の第３例を示している。

【００６１】この第３実施例は、第１実施例が設けるク
ランプ回路３２と回路構成の異なるクランプ回路３７を
設け、その他については、第１実施例と同様に構成した
ものである。

【００６２】なお、クランプ回路３７において、３８は
ノード３１のレベルによりオン、オフが制御される、ス
レッショルド電圧を略０［Ｖ］とするエンハンスメント
型のＭＥＳＦＥＴ、３９はショットキー・ダイオード
である。

【００６３】この第３実施例においては、入力信号ＩＮ
＝Ｈレベルの場合、ＭＥＳＦＥＴ２５＝ＯＮ、ＭＥＳ
ＦＥＴ２５のドレイン＝Ｌレベルで、ＭＥＳＦＥＴ２
９＝ＯＦＦ、ＭＥＳＦＥＴ３０＝ＯＮとなり、ノード
３１（出力信号ＯＵＴ）＝Ｌレベルとなる。

【００６４】これに対して、入力信号ＩＮ＝Ｌレベルの
場合、ＭＥＳＦＥＴ２５＝ＯＦＦ、ＭＥＳＦＥＴ２５
のドレイン＝Ｈレベルで、ＭＥＳＦＥＴ２９＝ＯＮ、
ＭＥＳＦＥＴ３０＝ＯＦＦとなり、ノード３１（出力
信号ＯＵＴ）＝Ｈレベルとなる。

【００６５】ここに、この第３実施例によっても、論理
ゲート段をなすインバータ２４の後段に出力ドライバ段
をなすプッシュプル回路２８を設けているので、大きな
駆動能力を確保することができる。

【００６６】また、この第３実施例では、クランプ回路
３７は、ドレインをＭＥＳＦＥＴ２９のゲートに接続
され、ゲートをノード３１に接続され、スレッショルド
電圧を略０［Ｖ］とするＭＥＳＦＥＴ３８と、アノー
ドをＭＥＳＦＥＴ３８のソースに接続され、カソード
を接地されたショットキー・ダイオード３９とで構成さ
れている。

【００６７】この結果、ノード３１のレベルがＬレベル
からＨレベルに反転する場合、ノード３１のレベルがシ
ョットキー・ダイオード３９の順方向電圧Ｖ_DFに上昇す
るまでは、ＭＥＳＦＥＴ３８＝ＯＦＦで、ノード３１
のレベルがショットキー・ダイオード３９の順方向電圧
Ｖ_DFに達すると、ＭＥＳＦＥＴ３８＝ＯＮとなり、ノ
ード３１の電圧は、ショットキー・ダイオード３９の順
方向電圧Ｖ_DFにクランプされる。

【００６８】ここに、ショットキー・ダイオードの順方
向電圧Ｖ_DF＝０.７［Ｖ］とすれば、Ｈレベル出力時、
ノード３１＝０.７［Ｖ］となり、次段回路のスレッシ
ョルド電圧を０.３〜０.５［Ｖ］とすれば、次段回路の
入力トランジスタをＯＮさせることができ、しかも、ノ
ード３１のレベルがＬレベルからＨレベルに反転する場
合に論理動作に関係ない電流がＶＤＤ電源線２７からＭ
ＥＳＦＥＴ２９を介して次段回路の入力トランジスタ
に流れることを防ぐことができる。したがって、低消費
電力化を図ることができる。

【００６９】また、この第３実施例においても、プッシ
ュプル回路２８を構成するプルアップ用のＭＥＳＦＥ
Ｔは、エンハンスメント型のＭＥＳＦＥＴ２９で構成
されており、常時、オン状態とされることはなく、Ｈレ
ベル出力時はオン、Ｌレベル出力時はオフとなるように
されている。

【００７０】したがって、この第３実施例においても、
プルダウン用のＭＥＳＦＥＴ３０のＷ／Ｌレシオを小
さくすることができるので、入力容量を小さくすること
ができる。

【００７１】このように、この第３実施例によれば、出
力ドライバ回路付きインバータについて、大負荷駆動能
力を確保すると共に、低消費電力化と、低入力容量化と
を図ることができ、また、特に、Ｈレベル出力時のノー
ド３１のレベルが第１実施例の場合よりも高くなるよう
にしているので、第１実施例の場合よりも高速化を図る
ことができる。

【００７２】第４実施例・・図５図５は本発明の第４実施例を示す回路図であり、本発明
中、第１の発明を出力ドライバ回路付きの２入力ＮＯＲ
ゲートに適用した場合の一例を示している。

【００７３】図中、４１は論理ゲート段をなすＮＯＲゲ
ートであり、ＩＮＡ、ＩＮＢは、Ｈレベルを、例えば、
０.７［Ｖ］、Ｌレベルを、例えば、０［Ｖ］とする入
力信号である。

【００７４】また、４２、４３はドライブ用のエンハン
スメント型のＭＥＳＦＥＴ、４４は負荷用のデプレッ
ション型のＭＥＳＦＥＴ、４５は電源電圧ＶＤＤ、例
えば、２［Ｖ］を供給するＶＤＤ電源線である。

【００７５】また、４６は出力ドライバ段をなすプッシ
ュプル回路であり、４７はプルアップ用のエンハンスメ
ント型のＭＥＳＦＥＴ、４８、４９はプルダウン用の
エンハンスメント型のＭＥＳＦＥＴ、５０は出力端を
なすノード、ＯＵＴは出力信号である。

【００７６】また、５１は、Ｈレベル出力時、ＭＥＳ
ＦＥＴ４７のゲート電圧をクランプするクランプ回路で
あり、５２はショットキー・ダイオード、５３はダイオ
ード接続されたエンハンスメント型のＭＥＳＦＥＴで
ある。

【００７７】この第４実施例においては、入力信号ＩＮ
Ａ、ＩＮＢ＝Ｈレベルの場合、ＭＥＳＦＥＴ４２、４
３＝ＯＮで、ノード５４＝Ｌレベルとなり、ＭＥＳＦ
ＥＴ４７＝ＯＦＦとなると共に、ＭＥＳＦＥＴ４８、
４９＝ＯＮとなり、ノード５０（出力信号ＯＵＴ）＝Ｌ
レベルとなる。

【００７８】また、入力信号ＩＮＡ＝Ｈレベル、入力信
号ＩＮＢ＝Ｌレベルの場合、ＭＥＳＦＥＴ４２＝ＯＮ、
ＭＥＳＦＥＴ４３＝ＯＦＦで、ノード５４＝Ｌレベル
となり、ＭＥＳＦＥＴ４７＝ＯＦＦとなると共に、Ｍ
ＥＳＦＥＴ４８＝ＯＮ、ＭＥＳＦＥＴ４９＝ＯＦＦと
なり、ノード５０（出力信号ＯＵＴ）＝Ｌレベルとな
る。

【００７９】また、入力信号ＩＮＡ＝Ｌレベル、入力信
号ＩＮＢ＝Ｈレベルの場合、ＭＥＳＦＥＴ４２＝ＯＦ
Ｆ、ＭＥＳＦＥＴ４３＝ＯＮで、ノード５４＝Ｌレベ
ルとなり、ＭＥＳＦＥＴ４７＝ＯＦＦとなると共に、
ＭＥＳＦＥＴ４８＝ＯＦＦ、ＭＥＳＦＥＴ４９＝ＯＮ
となり、ノード５０（出力信号ＯＵＴ）＝Ｌレベルとな
る。

【００８０】また、入力信号ＩＮＡ、ＩＮＢ＝Ｌレベル
の場合、ＭＥＳＦＥＴ４２、４３＝ＯＦＦで、ノード
５４＝Ｈレベルとなり、ＭＥＳＦＥＴ４７＝ＯＮとな
ると共に、ＭＥＳＦＥＴ４８、４９＝ＯＦＦとなり、
ノード５０（出力信号ＯＵＴ）＝Ｈレベルとなる。

【００８１】ここに、この第４実施例によれば、論理ゲ
ート段をなすＮＯＲゲート４１の後段に出力ドライバ段
をなすプッシュプル回路４６を設けているので、大きな
駆動能力を確保することができる。

【００８２】また、この第４実施例においては、クラン
プ回路５１は、アノードをＭＥＳＦＥＴ４７のゲートに
接続されたショットキー・ダイオード５２と、ドレイン
をショットキー・ダイオード５２のカソードに接続さ
れ、ゲートをドレインに接続され、ソースを接地された
ＭＥＳＦＥＴ５３で構成されている。

【００８３】この結果、Ｈレベル出力時、ＭＥＳＦＥ
Ｔ４７のゲート電圧は、「ショットキー・ダイオード５
２の順方向電圧Ｖ_DF＋ＭＥＳＦＥＴ５３のスレッショ
ルド電圧Ｖ_TH53」にクランプされる。

【００８４】したがって、ＭＥＳＦＥＴ５３のスレッ
ショルド電圧Ｖ_TH53＝ＭＥＳＦＥＴ４７のスレッショ
ルド電圧Ｖ_TH47とすれば、ノード５０の電圧は「ショッ
トキー・ダイオード５２の順方向電圧Ｖ_DF＋ＭＥＳＦ
ＥＴ５３のスレッショルド電圧Ｖ_TH53−ＭＥＳＦＥＴ
４７のスレッショルド電圧Ｖ_TH47」＝「ショットキー・
ダイオード５２の順方向電圧Ｖ_DF」以上になることはな
い。

【００８５】ここに、ショットキー・ダイオードの順方
向電圧Ｖ_DF＝０.７［Ｖ］、ＭＥＳＦＥＴ４７のスレッ
ショルド電圧Ｖ_TH47＝０.１〜０.２［Ｖ］とすれば、Ｈ
レベル出力時、ノード５０＝０.７［Ｖ］となり、次段
回路のスレッショルド電圧を０.３〜０.５［Ｖ］とすれ
ば、次段回路の入力トランジスタをオン状態にさせるこ
とができ、しかも、ノード５０のレベルがＬレベルから
Ｈレベルに反転する場合に、論理動作に関係ない電流が
ＶＤＤ電源線４５からＭＥＳＦＥＴ４７を介して次段
回路の入力トランジスタに流れることを防ぐことができ
る。したがって、低消費電力化を図ることができる。

【００８６】また、この第４実施例においては、プッシ
ュプル回路４６を構成するプルアップ用のＭＥＳＦＥ
Ｔは、エンハンスメント型のＭＥＳＦＥＴ４７で構成
されており、常時、オン状態とされることはなく、Ｈレ
ベル出力時はオン、Ｌレベル出力時はオフとなるように
されている。

【００８７】したがって、この第４実施例においても、
プルダウン用のＭＥＳＦＥＴ４８、４９のＷ／Ｌレシ
オを小さくすることができるので、入力容量を小さくす
ることができる。

【００８８】このように、この第４実施例によれば、出
力ドライバ回路付きの２入力ＮＯＲゲートについて、大
負荷駆動能力化と、低消費電力化と、低入力容量化とを
図ることができる。

【００８９】第５実施例・・図６図６は本発明の第５実施例を示す回路図であり、本発明
中、第１の発明を出力ドライバ回路付きの２入力ＮＡＮ
Ｄゲートに適用した場合の一例を示している。

【００９０】図中、５６は論理ゲート段をなすＮＡＮＤ
ゲートであり、ＩＮＡ、ＩＮＢは、Ｈレベルを、例え
ば、０.７［Ｖ］、Ｌレベルを、例えば、０［Ｖ］とす
る入力信号である。

【００９１】また、５７、５８はドライブ用のエンハン
スメント型のＭＥＳＦＥＴ、５９は負荷用のデプレッ
ション型のＭＥＳＦＥＴ、６０は電源電圧ＶＤＤ、例
えば、２［Ｖ］を供給するＶＤＤ電源線である。

【００９２】また、６１は出力ドライバ段をなすプッシ
ュプル回路であり、６２はプルアップ用のエンハンスメ
ント型のＭＥＳＦＥＴ、６３、６４はプルダウン用の
エンハンスメント型のＭＥＳＦＥＴ、６５は出力端を
なすノード、ＯＵＴは出力信号である。

【００９３】また、６６は、Ｈレベル出力時、ＭＥＳ
ＦＥＴ６２のゲート電圧をクランプするクランプ回路で
あり、６７はショットキー・ダイオード、６８はダイオ
ード接続されたエンハンスメント型のＭＥＳＦＥＴで
ある。

【００９４】この第５実施例においては、入力信号ＩＮ
Ａ、ＩＮＢ＝Ｈレベルの場合、ＭＥＳＦＥＴ５７、５
８＝ＯＮで、ノード６９＝Ｌレベルとなり、ＭＥＳＦ
ＥＴ６２＝ＯＦＦとなると共に、ＭＥＳＦＥＴ６３、
６４＝ＯＮとなり、ノード６５（出力信号ＯＵＴ）＝Ｌ
レベルとなる。

【００９５】また、入力信号ＩＮＡ＝Ｈレベル、入力信
号ＩＮＢ＝Ｌレベルの場合、ＭＥＳＦＥＴ５７＝ＯＮ、
ＭＥＳＦＥＴ５８＝ＯＦＦで、ノード６９＝Ｈレベル
となり、ＭＥＳＦＥＴ６２＝ＯＮとなると共に、ＭＥ
ＳＦＥＴ６３＝ＯＮ、ＭＥＳＦＥＴ６４＝ＯＦＦとな
り、ノード６５（出力信号ＯＵＴ）＝Ｈレベルとなる。

【００９６】また、入力信号ＩＮＡ＝Ｌレベル、入力信
号ＩＮＢ＝Ｈレベルの場合、ＭＥＳＦＥＴ５７＝ＯＮ、
ＭＥＳＦＥＴ５８＝ＯＦＦで、ノード６９＝Ｈレベル
となり、ＭＥＳＦＥＴ６２＝ＯＮとなると共に、ＭＥ
ＳＦＥＴ６３＝ＯＦＦ、ＭＥＳＦＥＴ６４＝ＯＮとな
り、ノード６５（出力信号ＯＵＴ）＝Ｈレベルとなる。

【００９７】また、入力信号ＩＮＡ、ＩＮＢ＝Ｌレベル
の場合、ＭＥＳＦＥＴ５７、５８＝ＯＦＦで、ノード
６９＝Ｈレベルとなり、ＭＥＳＦＥＴ６２＝ＯＮとな
ると共に、ＭＥＳＦＥＴ６３、６４＝ＯＦＦとなり、
ノード６５（出力信号ＯＵＴ）＝Ｈレベルとなる。

【００９８】ここに、この第５実施例によれば、論理ゲ
ート段をなすＮＡＮＤゲート５６の後段に出力ドライバ
段をなすプッシュプル回路６１を設けているので、大き
な駆動能力を確保することができる。

【００９９】また、この第５実施例においては、クラン
プ回路６６は、アノードをＭＥＳＦＥＴ６２のゲートに
接続されたショットキー・ダイオード６７と、ドレイン
をショットキー・ダイオード６７のカソードに接続さ
れ、ゲートをドレインに接続され、ソースを接地された
ＭＥＳＦＥＴ６８で構成されている。

【０１００】この結果、Ｈレベル出力時、ＭＥＳＦＥ
Ｔ６２のゲート電圧は、「ショットキー・ダイオード６
７の順方向電圧Ｖ_DF＋ＭＥＳＦＥＴ６８のスレッショ
ルド電圧Ｖ_TH68」にクランプされる。

【０１０１】したがって、ＭＥＳＦＥＴ６８のスレッ
ショルド電圧Ｖ_TH68＝ＭＥＳＦＥＴ６２のスレッショ
ルド電圧Ｖ_TH62とすれば、ノード６５の電圧は「ショッ
トキー・ダイオード６７の順方向電圧Ｖ_DF＋ＭＥＳＦ
ＥＴ６８のスレッショルド電圧Ｖ_TH68−ＭＥＳＦＥＴ
６２のスレッショルド電圧Ｖ_TH62」＝「ショットキー・
ダイオード６７の順方向電圧Ｖ_DF」以上になることはな
い。

【０１０２】ここに、ショットキー・ダイオードの順方
向電圧Ｖ_DF＝０.７［Ｖ］、ＭＥＳＦＥＴ６２のスレッ
ショルド電圧Ｖ_TH62＝０.１〜０.２［Ｖ］とすれば、Ｈ
レベル出力時、ノード６５＝０.７［Ｖ］となり、次段
回路のスレッショルド電圧を０.３〜０.５［Ｖ］とすれ
ば、次段回路の入力トランジスタをオン状態にさせるこ
とができ、しかも、ノード６５のレベルがＬレベルから
Ｈレベルに反転する場合に、論理動作に関係ない電流が
ＶＤＤ電源線６０からＭＥＳＦＥＴ６２を介して次段
回路の入力トランジスタに流れることを防ぐことができ
る。したがって、低消費電力化を図ることができる。

【０１０３】また、この第５実施例においては、プッシ
ュプル回路６１を構成するプルアップ用のＭＥＳＦＥ
Ｔは、エンハンスメント型のＭＥＳＦＥＴ６２で構成
されており、常時、オン状態とされることはなく、Ｈレ
ベル出力時はオン、Ｌレベル出力時はオフとなるように
されている。

【０１０４】したがって、この第５実施例においては、
プルダウン用のＭＥＳＦＥＴ６３、６４のＷ／Ｌレシ
オを小さくすることができるので、入力容量を小さくす
ることができる。

【０１０５】このように、この第５実施例によれば、出
力ドライバ回路付きの２入力ＮＡＮＤゲートについて、
大負荷駆動能力化と、低消費電力化と、低入力容量化と
を図ることができる。

【０１０６】第６実施例・・図７図７は本発明の第６実施例を示す回路図であり、本発明
中、第２の発明をＴＴＬ出力バッファに適用した場合の
第１例を示している。

【０１０７】図中、７０はプッシュプル回路であり、７
１はＴＴＬレベルにおける高電圧側の電源電圧、例え
ば、３.３〜５［Ｖ］を供給する電源線、７２はプルア
ップ用のエンハンスメント型のＭＥＳＦＥＴ、７３は
プルダウン用のエンハンスメント型のＭＥＳＦＥＴで
ある。

【０１０８】また、７４はプルアップ制御回路であり、
７５はインバータである。このインバータ７５におい
て、７６は負荷用のデプレッション型のＭＥＳＦＥ
Ｔ、７７はドライブ用のエンハンスメント型のＭＥＳ
ＦＥＴである。

【０１０９】また、７８はプッシュプル回路であり、７
９はプルアップ用のエンハンスメント型のＭＥＳＦＥ
Ｔ、８０はプルダウン用のエンハンスメント型のＭＥＳ
ＦＥＴである。

【０１１０】また、８１、８２はクランプ回路であり、
８３、８４はエンハンスメント型のＭＥＳＦＥＴ、８
５〜９２はショットキー・ダイオードである。これらク
ランプ回路８１、８２は、Ｈレベル出力時、出力信号Ｏ
ＵＴのレベルを適正レベルにクランプするというもので
ある。

【０１１１】また、９３はプルダウン制御回路であり、
９４はインバータである。このインバータ９４におい
て、９５は負荷用のデプレッション型のＭＥＳＦＥ
Ｔ、９６はドライブ用のエンハンスメント型のＭＥＳ
ＦＥＴである。

【０１１２】また、９７は図３に示す第２実施例の論理
ゲート回路、Ｃ₇₃はスルー・レイト抑制用の容量であ
る。

【０１１３】この第６実施例においては、入力信号ＩＮ
＝Ｈレベル（ＧaＡsレベル）の場合、ＭＥＳＦＥＴ７
７＝ＯＮ、ＭＥＳＦＥＴ７７のドレイン＝Ｌレベル、
ＭＥＳＦＥＴ７９＝ＯＦＦ、ＭＥＳＦＥＴ８０＝Ｏ
Ｎ、ＭＥＳＦＥＴ７２のゲート＝Ｌレベル、ＭＥＳＦ
ＥＴ７２＝ＯＦＦとなる。

【０１１４】また、ＭＥＳＦＥＴ９６＝ＯＮ、ＭＥＳ
ＦＥＴ９６のドレイン＝Ｌレベル、論理ゲート回路９７
＝Ｈレベル、ＭＥＳＦＥＴ７３＝ＯＮとなる。この結
果、出力信号ＯＵＴ＝Ｌレベル（ＴＴＬレベル）とな
る。

【０１１５】これに対して、入力信号ＩＮ＝Ｌレベル
（ＧaＡsレベル）の場合、ＭＥＳＦＥＴ７７＝ＯＦ
Ｆ、ＭＥＳＦＥＴ７７のドレイン＝Ｈレベル、ＭＥＳ
ＦＥＴ７９＝ＯＮ、ＭＥＳＦＥＴ８０＝ＯＦＦ、ＭＥ
ＳＦＥＴ７２のゲート＝Ｈレベル、ＭＥＳＦＥＴ７２
＝ＯＮとなる。

【０１１６】また、ＭＥＳＦＥＴ９６＝ＯＦＦ、ＭＥ
ＳＦＥＴ９６のドレイン＝Ｈレベル、論理ゲート回路
９７＝Ｌレベル、ＭＥＳＦＥＴ７３＝ＯＦＦとなる。
この結果、出力信号ＯＵＴ＝Ｈレベル（ＴＴＬレベル）
となる。

【０１１７】ここに、この第６実施例においては、出力
ドライバ段としてプッシュプル回路７０を設けて構成す
るとしているので、大きな負荷駆動能力を確保すること
ができる。

【０１１８】また、クランプ回路８１、８２を設け、Ｈ
レベル出力時、プッシュプル回路７０の出力（出力信号
ＯＵＴ）のレベルを適正レベルにクランプするとしてい
るので、出力信号ＯＵＴのレベルが「Ｌ」から「Ｈ」に
反転される場合、電源線７１からＭＥＳＦＥＴ７２を
介して次段回路の入力トランジスタに流れる電流を最小
限に抑えることができる。したがって、低消費電力化を
図ることができる。

【０１１９】なお、クランプ回路８２は、必ずしも必要
なものではなく、これを省略することもできる。

【０１２０】第７実施例・・図８図８は本発明の第７実施例を示す回路図であり、本発明
中、第２の発明をＴＴＬ出力ドライバに適用した場合の
第２例を示している。

【０１２１】図中、９８はプッシュプル回路であり、９
９はＴＴＬレベルの高電圧側の電源電圧を供給する電源
線、１００はプルアップ用のエンハンスメント型のＭＥ
ＳＦＥＴ、１０１はプルダウン用のエンハンスメント型
のＭＥＳＦＥＴである。

【０１２２】また、１０２はＭＥＳＦＥＴ１００のＯ
Ｎ、ＯＦＦを制御するプルアップ制御回路であり、１０
３はインバータである。このインバータ１０３におい
て、１０４は負荷用のデプレッション型のＭＥＳＦＥ
Ｔ、１０５はドライブ用のエンハンスメント型のＭＥＳ
ＦＥＴである。

【０１２３】また、１０６は２入力のＮＯＲゲートであ
り、１０７はデプレッション型のＭＥＳＦＥＴ、１０
８〜１１２はエンハンスメント型のＭＥＳＦＥＴであ
る。なお、Ｔriはトライステート信号である。

【０１２４】また、１１３はクランプ回路であり、１１
４はエンハンスメント型のＭＥＳＦＥＴ、１１５〜１１
８はショットキー・ダイオードである。このクランプ回
路１１３は、Ｈレベル出力時、出力信号ＯＵＴのレベル
を適正レベルにクランプするというものである。

【０１２５】また、１１９は図５に示す第４実施例の論
理ゲート（出力ドライバ回路付きの２入力のＮＯＲゲー
ト）であり、ＭＥＳＦＥＴ１０１のＯＮ、ＯＦＦを制
御するプルダウン制御回路として使用されている。な
お、Ｃ₁₀₁はスルー・レイト抑制用の容量である。

【０１２６】この第７実施例においては、トライステー
ト信号＝Ｈレベルの場合、ＭＥＳＦＥＴ１１２＝ＯＮ、
ＭＥＳＦＥＴ１００のゲート＝Ｌレベル、ＭＥＳＦＥ
Ｔ１００＝ＯＦＦとなると共に、論理ゲート回路１１９
の出力＝Ｌレベル、ＭＥＳＦＥＴ１０１＝ＯＦＦとな
る。したがって、この場合には、このＴＴＬ出力バッフ
ァの出力＝ハイインピーダンスとなる。

【０１２７】これに対して、トライステート信号＝Ｌレ
ベルで、ＭＥＳＦＥＴ１０９、１１２＝ＯＦＦの場合
において、入力信号ＩＮ＝Ｈレベル（ＧaＡsレベル）の
場合、ＭＥＳＦＥＴ１０５＝ＯＮ、ＭＥＳＦＥＴ１０
５のドレイン＝Ｌレベルとなる。

【０１２８】この結果、ＭＥＳＦＥＴ１０８、１１１
＝ＯＦＦ、ＭＥＳＦＥＴ１０８のドレイン＝Ｈレベ
ル、ＭＥＳＦＥＴ１１０＝ＯＮ、ＭＥＳＦＥＴ１００
のゲート＝Ｈレベル、ＭＥＳＦＥＴ１００＝ＯＮとな
る。

【０１２９】他方、論理ゲート回路１１９の出力＝Ｌレ
ベルで、ＭＥＳＦＥＴ１０１＝ＯＦＦとなる。したが
って、この場合には、出力信号ＯＵＴ＝Ｈレベル（ＴＴ
Ｌレベル）となる。

【０１３０】これに対して、入力信号ＩＮ＝Ｌレベル
（ＧaＡsレベル）の場合、ＭＥＳＦＥＴ１０５＝ＯＦ
Ｆ、ＭＥＳＦＥＴ１０５のドレイン＝Ｈレベルとな
る。

【０１３１】この結果、ＭＥＳＦＥＴ１０８、１１１
＝ＯＮ、ＭＥＳＦＥＴ１０８のドレイン＝Ｌレベル、
ＭＥＳＦＥＴ１１０＝ＯＦＦ、ＭＥＳＦＥＴ１００の
ゲート＝Ｌレベル、ＭＥＳＦＥＴ１００＝ＯＦＦとな
る。

【０１３２】他方、論理ゲート回路１１９の出力＝Ｈレ
ベルで、ＭＥＳＦＥＴ１０１＝ＯＮとなる。したがっ
て、この場合には、出力信号ＯＵＴ＝Ｌレベル（ＴＴＬ
レベル）となる。

【０１３３】ここに、この第７実施例においては、出力
ドライバ段としてプッシュプル回路９８を設けて構成す
るとしているので、大きな負荷駆動能力を確保すること
ができる。

【０１３４】また、クランプ回路１１３を設け、Ｈレベ
ル出力時、プッシュプル回路９８の出力（出力信号ＯＵ
Ｔ）のレベルを適正レベルにクランプするとしているの
で、出力信号ＯＵＴのレベルが「Ｌ」から「Ｈ」に反転
される場合、電源線９９からＭＥＳＦＥＴ１００を介
して次段回路の入力トランジスタに流れる電流を最小限
に抑えることができる。したがって、低消費電力化を図
ることができる。

【０１３５】第８実施例・・図９図９は本発明の第８実施例を示す回路図であり、本発明
中、第２の発明をＴＴＬ出力バッファに適用した場合の
第３例を示している。

【０１３６】図中、１２１はプッシュプル回路であり、
１２２はＴＴＬレベルの高電圧側の電源電圧を供給する
電源線、１２３はプルアップ用のエンハンスメント型の
ＭＥＳＦＥＴ、１２４はプルダウン用のエンハンスメ
ント型のＭＥＳＦＥＴである。

【０１３７】また、１２５はＭＥＳＦＥＴ１２３のＯ
Ｎ、ＯＦＦを制御するプルアップ制御回路であり、１２
６はインバータである。このインバータ１２６におい
て、１２７は負荷用のデプレッション型のＭＥＳＦＥ
Ｔ、１２８はドライブ用のエンハンスメント型のＭＥＳ
ＦＥＴである。

【０１３８】また、１２９は２入力のＮＯＲゲートであ
り、１３０はデプレッション型のＭＥＳＦＥＴ、１３
１〜１３５はエンハンスメント型のＭＥＳＦＥＴであ
る。なお、Ｔriはトライステート信号である。

【０１３９】また、１３６はクランプ回路であり、１３
７はエンハンスメント型のＭＥＳＦＥＴ、１３８〜１４
０はショットキー・ダイオードである。このクランプ回
路１３６は、Ｈレベル出力時、出力信号ＯＵＴのレベル
を適正レベルにクランプするというものである。

【０１４０】また、１４１はＭＥＳＦＥＴ１２４のＯ
Ｎ、ＯＦＦを制御する２入力のＮＯＲゲートからなるプ
ルダウン制御回路であり、１４２はデプレッション型の
ＭＥＳＦＥＴ、１４３〜１４７はエンハンスメント型
のＭＥＳＦＥＴである。なお、Ｃ₁₂₄はスルー・レイト
抑制用の容量である。

【０１４１】この第８実施例においては、トライステー
ト信号＝Ｈレベルの場合、ＭＥＳＦＥＴ１３５＝ＯＮ、
ＭＥＳＦＥＴ１２３のゲート＝Ｌレベル、ＭＥＳＦＥ
Ｔ１２３＝ＯＦＦとなると共に、ＭＥＳＦＥＴ１４７
＝ＯＮ、ＭＥＳＦＥＴ１２４のゲート＝Ｌレベル、Ｍ
ＥＳＦＥＴ１２４＝ＯＦＦとなる。したがって、この
場合には、このＴＴＬ出力バッファの出力＝ハイインピ
ーダンスとなる。

【０１４２】これに対して、トライステート信号＝Ｌレ
ベルで、ＭＥＳＦＥＴ１３２、１１３５、１４４、１
４７＝ＯＦＦの場合において、入力信号ＩＮ＝Ｈレベル
（ＧaＡsレベル）の場合、ＭＥＳＦＥＴ１２８＝Ｏ
Ｎ、ＭＥＳＦＥＴ１２８のドレイン＝Ｌレベルとな
る。

【０１４３】この結果、ＭＥＳＦＥＴ１３１、１３４
＝ＯＦＦ、ＭＥＳＦＥＴ１３１のドレイン＝Ｈレベ
ル、ＭＥＳＦＥＴ１３３＝ＯＮ、ＭＥＳＦＥＴ１２３
のゲート＝Ｈレベル、ＭＥＳＦＥＴ１２３＝ＯＮとな
る。

【０１４４】他方、ＭＥＳＦＥＴ１４３、１４６＝Ｏ
Ｎ、ＭＥＳＦＥＴ１４３のドレイン＝Ｌレベル、ＭＥ
ＳＦＥＴ１４５＝ＯＦＦ、ＭＥＳＦＥＴ１２４のゲー
ト＝Ｌレベルで、ＭＥＳＦＥＴ１２４＝ＯＦＦとな
る。したがって、この場合には、出力信号ＯＵＴ＝Ｈレ
ベル（ＴＴＬレベル）となる。

【０１４５】これに対して、入力信号ＩＮ＝Ｌレベル
（ＧaＡsレベル）の場合、ＭＥＳＦＥＴ１２８＝ＯＦ
Ｆ、ＭＥＳＦＥＴ１２８のドレイン＝Ｈレベルとな
る。

【０１４６】この結果、ＭＥＳＦＥＴ１３１、１３４
＝ＯＮ、ＭＥＳＦＥＴ１３１のドレイン＝Ｌレベル、
ＭＥＳＦＥＴ１３３＝ＯＦＦ、ＭＥＳＦＥＴ１２３の
ゲート＝Ｌレベル、ＭＥＳＦＥＴ１２３＝ＯＦＦとな
る。

【０１４７】他方、ＭＥＳＦＥＴ１４３、１４６＝Ｏ
ＦＦ、ＭＥＳＦＥＴ１４３のドレイン＝Ｈレベル、Ｍ
ＥＳＦＥＴ１４５＝ＯＮ、ＭＥＳＦＥＴ１２４のゲー
ト＝Ｈレベルで、ＭＥＳＦＥＴ１２４＝ＯＮとなる。
したがって、この場合には、出力信号ＯＵＴ＝Ｌレベル
（ＴＴＬレベル）となる。

【０１４８】ここに、この第８実施例においては、出力
ドライバ段としてプッシュプル回路１２１を設けて構成
するとしているので、大きな負荷駆動能力を確保するこ
とができる。

【０１４９】また、クランプ回路１３６を設け、Ｈレベ
ル出力時、プッシュプル回路１２１の出力（出力信号Ｏ
ＵＴ）のレベルを適正レベルにクランプするとしている
ので、出力信号ＯＵＴのレベルが「Ｌ」から「Ｈ」に反
転される場合、電源線１２２からＭＥＳＦＥＴ１２３
を介して次段回路の入力トランジスタに流れ込む電流を
最小限に抑えることができる。したがって、低消費電力
化を図ることができる。

【０１５０】第９実施例・・図１０図１０は本発明の第９実施例を示す回路図であり、本発
明中、第２の発明をＥＣＬ入力バッファに適用した場合
の一例を示している。

【０１５１】図中、１４８はプッシュプル回路であり、
１４９はＶＤＤ電源線、１５０はプルアップ用のエンハ
ンスメント型のＭＥＳＦＥＴ、１５１はプルダウン用
のエンハンスメント型のＭＥＳＦＥＴである。

【０１５２】また、１５２は差動増幅回路であり、１５
３、１５４はドライバ用のエンハンスメント型のＭＥＳ
ＦＥＴ、１５５、１５６は負荷用のデプレッション型
のＭＥＳＦＥＴ、１５７は定電流源をなすデプレッシ
ョン型のＭＥＳＦＥＴである。

【０１５３】また、１５８は基準電圧発生回路であり、
１５９、１６０は負荷用のショットキー・ダイオード、
１６１は定電流源をなすデプレッション型のＭＥＳＦ
ＥＴ、Ｖrefは基準電圧である。

【０１５４】また、１６２はＭＥＳＦＥＴ１５０のＯ
Ｎ、ＯＦＦを制御するプルアップ制御回路であり、１６
３はショットキー・ダイオード、１６４はデプレッショ
ン型のＭＥＳＦＥＴである。

【０１５５】また、１６５はＭＥＳＦＥＴ１５１のＯ
Ｎ、ＯＦＦを制御するプルダウン制御回路であり、１６
６はショットキー・ダイオード、１６７はデプレッショ
ン型のＭＥＳＦＥＴである。

【０１５６】また、１６８はクランプ回路であり、１６
９はショットキー・ダイオード、１７０はエンハンスメ
ント型のＭＥＳＦＥＴである。このクランプ回路１６
８は、Ｈレベル出力時、出力信号ＯＵＴのレベルをショ
ットキー・ダイオード１６９の順方向電圧にクランプす
るというものである。

【０１５７】この第９実施例では、入力信号ＩＮ＝Ｈレ
ベル（ＥＣＬレベル）の場合、ＭＥＳＦＥＴ１５３＝
ＯＦＦ、ＭＥＳＦＥＴ１５３のドレイン＝Ｈレベル、
ＭＥＳＦＥＴ１５４＝ＯＮ、ＭＥＳＦＥＴ１５４のド
レイン＝Ｌレベルとなる。

【０１５８】この結果、ＭＥＳＦＥＴ１５０＝ＯＮ、
ＭＥＳＦＥＴ１５１＝ＯＦＦとなり、出力信号ＯＵＴ
＝Ｈレベル（ＧaＡsレベル）となる。

【０１５９】これに対して、入力信号ＩＮ＝Ｌレベル
（ＥＣＬレベル）の場合、ＭＥＳＦＥＴ１５３＝Ｏ
Ｎ、ＭＥＳＦＥＴ１５３のドレイン＝Ｌレベル、ＭＥ
ＳＦＥＴ１５４＝ＯＦＦ、ＭＥＳＦＥＴ１５４のドレ
イン＝Ｈレベルとなる。

【０１６０】この結果、ＭＥＳＦＥＴ１５０＝ＯＦ
Ｆ、ＭＥＳＦＥＴ１５１＝ＯＮとなり、出力信号ＯＵ
Ｔ＝Ｌレベル（ＧaＡsレベル）となる。

【０１６１】ここに、この第９実施例においては、出力
ドライバ段としてプッシュプル回路１４８を設けて構成
するとしているので、大きな負荷駆動能力を確保するこ
とができる。

【０１６２】また、クランプ回路１６８を設け、Ｈレベ
ル出力時、プッシュプル回路１４８の出力（出力信号Ｏ
ＵＴ）のレベルを適正レベルにクランプするとしている
ので、出力信号ＯＵＴのレベルが「Ｌ」から「Ｈ」に反
転される場合、ＶＤＤ電源線１４９からＭＥＳＦＥＴ
１５０を介して次段回路の入力トランジスタに流れ込む
電流を最小限に抑えることができる。したがって、低消
費電力化を図ることができる。

【０１６３】第１０実施例・・図１１図１１は本発明の第１０実施例を示す回路図であり、本
発明中、第２の発明をＴＴＬ入力バッファに適用した場
合の一例を示している。

【０１６４】図中、１７１はプッシュプル回路であり、
１７２はＶＤＤ電源線、１７３はプルアップ用のエンハ
ンスメント型のＭＥＳＦＥＴ、１７４はプルダウン用
のエンハンスメント型のＭＥＳＦＥＴである。

【０１６５】また、１７５は差動増幅回路であり、１７
６、１７７はドライバ用のエンハンスメント型のＭＥＳ
ＦＥＴ、１７８、１７９は負荷用のデプレッション型
のＭＥＳＦＥＴ、１８０は定電流源をなすデプレッシ
ョン型のＭＥＳＦＥＴである。

【０１６６】また、１８１は基準電圧発生回路であり、
１８２は定電流源をなすデプレッション型のＭＥＳＦ
ＥＴ、１８３、１８４は負荷用のショットキー・ダイオ
ード、Ｖrefは基準電圧である。

【０１６７】また、１８５はＭＥＳＦＥＴ１７３のＯ
Ｎ、ＯＦＦを制御するプルアップ制御回路であり、１８
６、１８７はショットキー・ダイオード、１８８はデプ
レッション型のＭＥＳＦＥＴである。

【０１６８】また、１８９はＭＥＳＦＥＴ１７４のＯ
Ｎ、ＯＦＦを制御するプルダウン制御回路であり、１９
０、１９１はショットキー・ダイオード、１９２はデプ
レッション型のＭＥＳＦＥＴである。

【０１６９】また、１９３はクランプ回路であり、１９
４はショットキー・ダイオード、１９５はエンハンスメ
ント型のＭＥＳＦＥＴである。このクランプ回路１９
３は、Ｈレベル出力時、出力信号ＯＵＴのレベルをショ
ットキー・ダイオード１９４の順方向電圧にクランプす
るというものである。

【０１７０】この第１０実施例では、入力信号ＩＮ＝Ｈ
レベル（ＴＴＬレベル）の場合、ＭＥＳＦＥＴ１７６
＝ＯＦＦ、ＭＥＳＦＥＴ１７６のドレイン＝Ｈレベ
ル、ＭＥＳＦＥＴ１７７＝ＯＮ、ＭＥＳＦＥＴ１７７
のドレイン＝Ｌレベルとなる。

【０１７１】この結果、ＭＥＳＦＥＴ１７３＝ＯＮ、
ＭＥＳＦＥＴ１７４＝ＯＦＦとなり、出力信号ＯＵＴ
＝Ｈレベル（ＧaＡsレベル）となる。

【０１７２】これに対して、入力信号ＩＮ＝Ｌレベル
（ＴＴＬレベル）の場合、ＭＥＳＦＥＴ１７６＝Ｏ
Ｎ、ＭＥＳＦＥＴ１７６のドレイン＝Ｌレベル、ＭＥ
ＳＦＥＴ１７７＝ＯＦＦ、ＭＥＳＦＥＴ１７７のドレ
イン＝Ｈレベルとなる。

【０１７３】この結果、ＭＥＳＦＥＴ１７３＝ＯＦ
Ｆ、ＭＥＳＦＥＴ１７４＝ＯＮとなり、入力信号ＯＵ
Ｔ＝Ｌレベル（ＧaＡsレベル）となる。

【０１７４】ここに、この第１０実施例においては、出
力ドライバ段としてプッシュプル回路１７１を設けて構
成するとしているので、大きな負荷駆動能力を確保する
ことができる。

【０１７５】また、クランプ回路１９３を設け、Ｈレベ
ル出力時、プッシュプル回路１７１の出力（出力信号Ｏ
ＵＴ）のレベルを適正レベルにクランプするとしている
ので、出力信号ＯＵＴのレベルが「Ｌ」から「Ｈ」に反
転される場合、ＶＤＤ電源線１７２からＭＥＳＦＥＴ
１７３を介して次段回路の入力トランジスタに流れ込む
電流を最小限に抑えることができる。したがって、低消
費電力化を図ることができる。

【０１７６】第１１実施例・・図１２図１２は本発明の第１１実施例を示す回路図であり、本
発明中、第２の発明をＴＴＬ出力バッファに適用した場
合の第４例を示している。

【０１７７】図中、１９６はプッシュプル回路であり、
１９７はＴＴＬレベルの高電圧側の電源電圧を供給する
電源線、１９８はプルアップ用のエンハンスメント型の
ＭＥＳＦＥＴ、１９９はプルダウン用のエンハンスメ
ント型のＭＥＳＦＥＴである。

【０１７８】また、２００はクランプ回路であり、２０
１はエンハンスメント型のＭＥＳＦＥＴ、２０２、２０
３はショットキー・ダイオードである。このクランプ回
路２００は、Ｈレベル出力時、出力信号ＯＵＴのレベル
を適正なものとするものである。

【０１７９】また、２０４はＭＥＳＦＥＴ１９８のＯ
Ｎ、ＯＦＦを制御するプルアップ制御回路であり、２０
５、２０６はデプレッション型のＭＥＳＦＥＴ、２０
７〜２１２はエンハンスメント型のＭＥＳＦＥＴ、２
１３、２１４はショットキー・ダイオードである。

【０１８０】また、２１５はＭＥＳＦＥＴ１９９のＯ
Ｎ、ＯＦＦを制御するプルダウン制御回路であり、２１
６はデプレッション型のＭＥＳＦＥＴ、２１７〜２２
３はエンハンスメント型のＭＥＳＦＥＴ、２２４〜２
２７はショットキー・ダイオードである。

【０１８１】この第１１実施例においては、トライステ
ート信号Ｔri＝Ｌレベル（ＧaＡsレベル）で、ＭＥＳ
ＦＥＴ２０９、２１９、２２３＝ＯＦＦの場合におい
て、入力信号ＩＮ＝Ｈレベル（ＧaＡsレベル）の場合、
ＭＥＳＦＥＴ２０８＝ＯＮ、ＭＥＳＦＥＴ２０５のソ
ース＝Ｌレベルとなる。

【０１８２】この結果、ＭＥＳＦＥＴ２１０、２１２
＝ＯＦＦ、ＭＥＳＦＥＴ２１０のドレイン＝Ｈレベ
ル、ＭＥＳＦＥＴ２１１＝ＯＮ、ＭＥＳＦＥＴ２１１
のソース＝Ｈレベル、ＭＥＳＦＥＴ１９８＝ＯＮとな
る。

【０１８３】他方、ＭＥＳＦＥＴ２１８、２２２＝Ｏ
Ｎ、ＭＥＳＦＥＴ２１６のソース＝Ｌレベル、ＭＥＳ
ＦＥＴ２２０＝ＯＦＦ、ＭＥＳＦＥＴ２２０のソース
＝Ｌレベル、ＭＥＳＦＥＴ１９９＝ＯＦＦとなる。し
たがって、この場合には、出力信号ＯＵＴ＝Ｈレベルと
なる。

【０１８４】これに対して、入力信号ＩＮ＝Ｌレベル
（ＧaＡsレベル）の場合、ＭＥＳＦＥＴ２０８＝ＯＦ
Ｆ、ＭＥＳＦＥＴ２０５のソース＝Ｈレベルとなる。

【０１８５】この結果、ＭＥＳＦＥＴ２１０、２１２
＝ＯＮ、ＭＥＳＦＥＴ２１０のドレイン＝Ｌレベル、
ＭＥＳＦＥＴ２１１＝ＯＦＦ、ＭＥＳＦＥＴ２１１の
ソース＝Ｌレベル、ＭＥＳＦＥＴ１９８＝ＯＦＦとな
る。

【０１８６】他方、ＭＥＳＦＥＴ２１８、２２２＝Ｏ
ＦＦ、ＭＥＳＦＥＴ２１６のソース＝Ｈレベル、ＭＥ
ＳＦＥＴ２２０＝ＯＮ、ＭＥＳＦＥＴ２２０のソース
＝Ｈレベル、ＭＥＳＦＥＴ１９９＝ＯＮとなる。した
がって、この場合には、出力信号ＯＵＴ＝Ｌレベルとな
る。

【０１８７】ここに、この第１１実施例においては、出
力ドライバ段としてプッシュプル回路１９６を設けて構
成するとしているので、大きな負荷駆動能力を確保する
ことができる。

【０１８８】また、クランプ回路２００を設け、Ｈレベ
ル出力時、プッシュプル回路１９６の出力（出力信号Ｏ
ＵＴ）のレベルを適正レベルにクランプするとしている
ので、出力信号ＯＵＴのレベルが「Ｌ」から「Ｈ」に反
転される場合、ＶＤＤ電源線１９７からＭＥＳＦＥＴ
１９８を介して次段回路の入力トランジスタに流れ込む
電流を最小限に抑えることができる。したがって、低消
費電力化を図ることができる。

【０１８９】第１使用例・・図１３図１３は、本発明の第１使用例を示す回路図であり、本
発明中、第１の発明を使用して構成された反転バッファ
回路（インバーティング・バッファ）を示している。

【０１９０】図中、２２８はプッシュプル回路であり、
２２９はＶＤＤ電源線、２３０はプルアップ用のエンハ
ンスメント型のＭＥＳＦＥＴ、２３１はプルダウン用
のエンハンスメント型のＭＥＳＦＥＴである。

【０１９１】また、２３２はＭＥＳＦＥＴ２３０のＯ
Ｎ、ＯＦＦを制御するプルアップ制御回路であり、２３
３は図４に示す第３実施例の論理ゲート回路、２３４は
ＭＥＳＦＥＴ２３１のゲート・ソース間容量Ｃ_GSのブ
ートストラップによるＭＥＳＦＥＴ２３０のゲート電圧
の上昇を抑えるためのクランプ回路である。

【０１９２】なお、２３５はショットキー・ダイオー
ド、２３６はダイオード接続されたエンハンスメント型
のＭＥＳＦＥＴであるが、このクランプ回路２３４
は、絶対的に必要なものではなく、削除することもでき
る。

【０１９３】また、２３７はＭＥＳＦＥＴ２３１のＯ
Ｎ、ＯＦＦを制御するプルダウン制御回路であり、２３
８は入力用のインバータである。なお、２３９は負荷用
のデプレッション型のＭＥＳＦＥＴ、２４０はドライ
ブ用のエンハンスメント型のＭＥＳＦＥＴである。ま
た、２４１は図３に示す第２実施例の論理ゲート回路で
ある。

【０１９４】第２使用例・・図１４〜図１６図１４は、本発明の第２使用例を示す回路図であり、本
発明中、第１の発明を使用して構成されたプリスケーラ
を示している。

【０１９５】図中、２４３は入力バッファであり、この
入力バッファ２４３は図１５に示すように構成されてい
る。

【０１９６】図中、２４４はデューティ比を調整するデ
ューティ比であり、２４５は容量、２４６〜２４８はエ
ンハンスメント型のＭＥＳＦＥＴ、２４９はデプレッ
ション型のＭＥＳＦＥＴである。

【０１９７】また、２５０は波形整形用のインバータで
あり、２５１は負荷用のデプレッション型のＭＥＳＦ
ＥＴ、２５２はドライブ用のエンハンスメント型のＭＥ
ＳＦＥＴである。

【０１９８】また、２５３は出力ドライバ付きのインバ
ータをなす図３に示す第２実施例の論理ゲート回路であ
る。

【０１９９】また、図１４において、２５４は分周器で
あり、２５５〜２５７はＤフリップフロップ、２５８は
ＮＯＲゲート、２５９は分周比を可変させるためのエン
ハンスメント型のＭＥＳＦＥＴである。

【０２００】また、２６０も分周器であり、２６１〜２
６４はＤフリップフロップ、２６５〜２６８はスイッチ
回路であり、図１６に示すように構成されている。

【０２０１】図中、２６９〜２７１はインバータ、２７
２〜２７５はエンハンスメント型のＭＥＳＦＥＴ、２
７６、２７７はショットキー・ダイオードである。

【０２０２】また、図１４において、２７８〜２８０は
ＮＯＲゲート、２８１〜２８３はインバータ、２８４は
出力ドライバ回路付きのインバータ、Ｓ、Ｍは分周比を
制御する分周比制御信号である。

【０２０３】第３使用例・・図１７、図１８図１７は、本発明の第３使用例を示す回路図であり、本
発明の第２実施例を使用して構成されたディレイ・ロッ
クド・ループ（ＤＬＬ：Delay Locked Loop）回路を示
している。

【０２０４】図中、２８６はＴＴＬ入力バッファ、２８
７は遅延回路、Ｖ_C1、Ｖ_C2は制御電圧であり、遅延回路
２８７の１段部分は、図１８に示すように構成されてい
る。

【０２０５】図中、２８８〜２９１はインバータであ
り、２９３〜２９６は負荷をなすデプレッション型のＭ
ＥＳＦＥＴ、２９７〜３００は負荷をなすショットキ
ー・ダイオード、３０１〜３１２は負荷をなすダイオー
ド接続されたエンハンスメント型のＭＥＳＦＥＴ、３
１３〜３１６はドライブ用のエンハンスメント型のＭＥ
ＳＦＥＴである。

【０２０６】また、３１７は図３に示す第２実施例の論
理ゲート回路、３１８は電源電圧供給制御回路であり、
３１９はデプレッション型のＭＥＳＦＥＴ、３２０は
エンハンスメント型のＭＥＳＦＥＴである。

【０２０７】また、図１７において、３２１〜３２９は
エッジ検出用のＮＯＲゲート、３３０、３３１、３３２
は分周回路であり、３３３〜３３８はＮＯＲゲート、３
３９〜３４４はインバータ、３４５〜３４７はＲＳフリ
ップフロップ、３４８〜３５０はバッファである。

【０２０８】また、３５１、３５２はインバータ、３５
３、３５４は位相比較回路、３５５、３５６はチャージ
ポンプ回路、３５７、３５８はローパス・フィルタであ
る。

【０２０９】第４使用例・・図１９〜図２３図１９は本発明の第４使用例を示す回路図であり、本発
明中、第１の発明及び第２の発明を使用して構成された
ＡＤコンバータを示している。

【０２１０】図中、３５９はアナログ電圧Ｖ_Xが入力さ
れるアナログ電圧入力端子、３６０は基準電圧Ｖ_Rが入
力される基準電圧入力端子、３６１は分圧回路、３６２
はアナログ電圧Ｖ_X及び分圧された基準電圧を取り込む
ためのスイッチ回路列である。

【０２１１】また、３６３はキャパシタ列、３６４は比
較回路列、３６５は比較結果をラッチするラッチ回路
列、３６６は比較結果をデコードするＯＲ型デコーダ、
３６７はＯＲ型デコーダ３６６の出力をラッチするラッ
チ回路、Ｄ₇〜Ｄ₀はデジタル出力である。

【０２１２】また、３６８はスイッチ回路列３６２の各
スイッチ回路に供給すべきタイミング信号Ｔ１、Ｔ２、
比較回路列３６４の各比較回路に供給すべきタイミング
信号Ｔ３、ラッチ回路列３６５の各ラッチ回路に供給す
べきタイミング信号Ｔ４を発生するタイミング信号発生
回路である。

【０２１３】ここに、タイミング信号発生回路３６８
は、図２０に示すように構成されている。図中、３６９
はクロック信号ＣＬＫが入力されるクロック信号入力端
子、３７０はＴＴＬ入力バッファである。

【０２１４】また、３７１は出力ドライバ回路付きのイ
ンバータ、３７２は出力ドライバ回路付きのＯＲゲー
ト、３７３、３７４は出力ドライバ付きのＮＯＲゲー
ト、３７５、３７６は遅延回路である。

【０２１５】ここに、出力ドライバ回路付きのインバー
タ３７１は、図２１に示すように構成されている。図
中、３７７〜３７９はインバータ、３８０〜３８２はプ
ッシュプル回路であり、３８３〜３８５はプルアップ用
のエンハンスメント型のＭＥＳＦＥＴ、３８６〜３８８
はプルダウン用のエンハンスメント型のＭＥＳＦＥＴ
である。

【０２１６】また、３８９はプッシュプル回路３８０か
らＨレベルが出力される場合に、このプッシュプル回路
３８０の出力を適正なレベルにクランプするクランプ回
路であり、３９０はエンハンスメント型のＭＥＳＦＥ
Ｔ、３９１はショットキー・ダイオードである。

【０２１７】また、３９２はプッシュプル回路３８１か
らＨレベルが出力される場合に、このプッシュプル回路
３８１の出力が適正なレベルになるように、ＭＥＳＦ
ＥＴ３８４のゲート電圧をクランプするクランプ回路で
あり、３９３はショットキー・ダイオード、３９４はエ
ンハンスメント型のＭＥＳＦＥＴである。

【０２１８】また、出力ドライバ回路付きのＯＲゲート
３７２は、図２２に示すように構成されている。図中、
３９５、３９６はＮＯＲゲート、３９７はインバータ、
３９８〜４００はプッシュプル回路であり、４０１〜４
０３はプルアップ用のエンハンスメント型のＭＥＳＦ
ＥＴ、４０４〜４０７はプルダウン用のエンハンスメン
ト型のＭＥＳＦＥＴである。

【０２１９】また、４０８はプッシュプル回路３９８か
らＨレベルが出力される場合に、このプッシュプル回路
３９８の出力が適正なレベルになるように、ＭＥＳＦ
ＥＴ４０１のゲート電圧をクランプするクランプ回路で
あり、４０９はエンハンスメント型のＭＥＳＦＥＴ、
４１０はショットキー・ダイオードである。

【０２２０】また、４１１はプッシュプル回路３９９か
らＨレベルが出力される場合に、このプッシュプル回路
３９９の出力が適正なレベルになるように、ＭＥＳＦ
ＥＴ４０２のゲート電圧をクランプするクランプ回路で
あり、４１２はショットキー・ダイオード、４１３はエ
ンハンスメント型のＭＥＳＦＥＴである。

【０２２１】また、出力ドライバ回路付きのＮＯＲゲー
ト３７３、３７４は、図２３に示すように構成されてい
る。図中、４１４、４１５はＮＯＲゲート、４１６はイ
ンバータである。

【０２２２】また、４１７〜４１９はプッシュプル回路
であり、４２０〜４２２はプルアップ用のエンハンスメ
ント型のＭＥＳＦＥＴ、４２３〜４２６はプルダウン
用のエンハンスメント型のＭＥＳＦＥＴである。

【０２２３】また、４２７はプッシュプル回路４２４か
らＨレベルが出力される場合に、このプッシュプル回路
４２４の出力を適正なレベルにクランプするクランプ回
路であり、４２８はエンハンスメント型のＭＥＳＦＥ
Ｔ、４２９はショットキー・ダイオードである。

【０２２４】また、４３０はプッシュプル回路４１８か
らＨレベルが出力される場合に、このプッシュプル回路
４１８の出力が適正なレベルになるように、ＭＥＳＦ
ＥＴ４２１のゲート電圧をクランプするクランプ回路で
あり、４３１はショットキー・ダイオード、４３２はエ
ンハンスメント型のＭＥＳＦＥＴである。

【０２２５】第５使用例・・図２４図２４は本発明の第５使用例を示す回路図であり、本発
明中、第１の発明及び第２の発明を使用して構成された
ＤＣ−ＤＣコンバータを示している。

【０２２６】図中、４３４は電圧制御発振器（ＶＣ
Ｏ）、４３５は電圧制御発振器４３４の出力を１／４分
周してなる反転関係になる２個の分周出力を出力する分
周回路、４３６は分周回路４３５から出力される分周出
力を増幅するバッファ回路、４３７はバッファ回路４３
６の出力を昇圧する昇圧回路である。

【０２２７】ここに、電圧制御発振器４３４は、図２５
に示すように構成されている。図中、４３８〜４４０は
リング発振器を構成するインバータであり、同一構成と
されている。

【０２２８】インバータ４３８において、４４１〜４４
３はインバータであり、４４４〜４４８は負荷をなすデ
プレッション型のＭＥＳＦＥＴ、４４９〜４５４は負
荷をなすエンハンスメント型のＭＥＳＦＥＴ、４５５
〜４５７はドライブ用のエンハンスメント型のＭＥＳ
ＦＥＴである。

【０２２９】また、４５８は電源供給回路であり、４５
９はデプレッション型のＭＥＳＦＥＴ、４６０はエン
ハンスメント型のＭＥＳＦＥＴである。

【０２３０】また、分周器４３５は、図２６に示すよう
に構成されている。図中、４６１、４６２はＤフリップ
フロップである。

【０２３１】また、バッファ回路４３６は、図２７に示
すように構成されている。図中、４６３、４６４は図３
に示す第２実施例の論理ゲート回路、４６５、４６６は
バッファ回路である。

【０２３２】ここに、バッファ回路４６５、４６６は、
同一構成とされており、バッファ回路４６５において、
４６７はインバータであり、４６８は負荷用のデプレッ
ション型のＭＥＳＦＥＴ、４６９はドライブ用のＭＥ
ＳＦＥＴである。

【０２３３】また、４７０はプッシュプル回路であり、
４７１はプルアップ用のエンハンスメント型のＭＥＳ
ＦＥＴ、４７２はプルダウン用のエンハンスメント型の
ＭＥＳＦＥＴである。

【０２３４】また、４７３は図２に示す第１実施例の論
理ゲート回路、４７４はプッシュプル回路であり、４７
５はプルアップ用のエンハンスメント型のＭＥＳＦＥ
Ｔ、４７６はプルダウン用のエンハンスメント型のＭＥ
ＳＦＥＴである。

【０２３５】また、昇圧回路４３７は、図２８に示すよ
うに構成されている。図中、４７７〜４８６はエンハン
スメント型のＭＥＳＦＥＴ、４８７〜４９４はキャパ
シタである。

【０２３６】

【発明の効果】本発明中、第１の発明によれば、論理ゲ
ート段（１３）の後段に出力ドライバ段（１８）を設け
ているので、大負荷駆動能力を確保することができ、ま
た、Ｈレベル出力時、出力信号ＯＵＴのレベルが適正レ
ベルとなるようにするためのクランプ回路（２２）を設
けているので、低消費電力化を図ることができ、更に、
出力ドライバ段（１８）は、プルアップ用の化合物半導
体トランジスタをエンハンスメント型の化合物半導体ト
ランジスタで構成し、常時、オン状態とされないように
しているので、プルダウン回路２０を構成するエンハン
スメント型の化合物半導体トランジスタのＷ／Ｌレシオ
を小さくし、低入力容量化を図ることができる。

【０２３７】また、本発明中、第２の発明によれば、出
力ドライバ段を設けて構成するとしているので、大負荷
駆動能力を確保することができ、また、Ｈレベル出力
時、出力信号のレベルを適正レベルにクランプするクラ
ンプ回路とを設けるとしているので、、低消費電力化を
図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例（本発明中、第１の発明を
出力ドライバ回路付きインバータに適用した場合の第１
例）を示す回路図である。

【図３】本発明の第２実施例（本発明中、第１の発明を
出力ドライバ回路付きインバータに適用した場合の第２
例）を示す回路図である。

【図４】本発明の第３実施例（本発明中、第１の発明を
出力ドライバ回路付きインバータに適用した場合の第３
例）を示す回路図である。

【図５】本発明の第４実施例（本発明中、第１の発明を
出力ドライバ回路付きの２入力ＮＯＲゲートに適用した
場合の一例）を示す回路図である。

【図６】本発明の第５実施例（本発明中、第１の発明を
出力ドライバ回路付きの２入力ＮＡＮＤゲートに適用し
た場合の一例）を示す回路図である。

【図７】本発明の第６実施例（本発明中、第２の発明を
ＴＴＬ出力バッファに適用した場合の第１例）を示す回
路図である。

【図８】本発明の第７実施例（本発明中、第２の発明を
ＴＴＬ出力バッファに適用した場合の第２例）を示す回
路図である。

【図９】本発明の第８実施例（本発明中、第２の発明を
ＴＴＬ出力バッファに適用した場合の第３例）を示す回
路図である。

【図１０】本発明の第９実施例（本発明中、第２の発明
をＥＣＬ入力バッファに適用した場合の一例）を示す回
路図である。

【図１１】本発明の第１０実施例（本発明中、第２の発
明をＴＴＬ入力バッファに適用した場合の一例）を示す
回路図である。

【図１２】本発明の第１１実施例（本発明中、第２の発
明をＴＴＬ出力バッファに適用した場合の第４例）を示
す回路図である。

【図１３】本発明の第１使用例（本発明中、第１の発明
を使用して構成された反転バッファ回路）を示す回路図
である。

【図１４】本発明の第２使用例（本発明中、第１の発明
を使用して構成されたプリスケーラ）を示す回路図であ
る。

【図１５】本発明の第２使用例を構成する入力バッファ
を示す回路図である。

【図１６】本発明の第２使用例を構成するスイッチ回路
を示す回路図である。

【図１７】本発明の第３使用例（本発明中、第１の発明
を使用して構成されたディレイ・ロックド・ループ回
路）を示す回路図である。

【図１８】本発明の第３使用例を構成する遅延回路の１
段部分を示す回路図である。

【図１９】本発明の第４使用例（本発明中、第１の発明
及び第２の発明を使用して構成されたＡＤコンバータ）
を示す回路図である。

【図２０】本発明の第４使用例が設けるタイミング信号
発生回路を示す回路図である。

【図２１】本発明の第４使用例が設けるタイミング信号
発生回路を構成する出力ドライバ回路付きインバータを
示す回路図である。

【図２２】本発明の第４使用例が設けるタイミング信号
発生回路を構成する出力ドライバ回路付きＯＲゲートを
示す回路図である。

【図２３】本発明の第４使用例が設けるタイミング信号
発生回路を構成する出力ドライバ回路付きＮＯＲゲート
を示す回路図である。

【図２４】本発明の第５使用例（本発明中、第１の発明
及び第２の発明を使用して構成されたＤＣ−ＤＣコンバ
ータ）を示す回路図である。

【図２５】本発明の第５使用例が設ける電圧制御発振器
を示す回路図である。

【図２６】本発明の第５使用例が設ける分周器を示す回
路図である。

【図２７】本発明の第５使用例が設けるバッファ回路を
示す回路図である。

【図２８】本発明の第５使用例が設ける昇圧回路を示す
回路図である。

【図２９】従来の論理ゲート回路の一例を示す回路図で
ある。

【符号の説明】

ＩＮ入力信号ＩＮ₁〜ＩＮ_n 入力信号ＯＵＴ出力信号１３論理ゲート段１４ドライブ回路１５デプレッション型の化合物半導体トランジスタ１６ＶＤＤ電源線１７ＶＳＳ電源線１８出力ドライバ段１９エンハンスメント型の化合物半導体トランジスタ２０プルダウン回路２１出力端をなすノード２２クランプ回路

Claims

【特許請求の範囲】

【請求項１】ドレインを高電圧側の電源電圧（ＶＤＤ）
を供給する第１の電源線（１６）に接続され、ゲートを
ソースに接続された負荷用のデプレッション型の化合物
半導体トランジスタ（１５）、及び、この負荷用のデプ
レッション型の化合物半導体トランジスタ（１５）のソ
ースと低電圧側の電源電圧（ＶＳＳ）を供給する第２の
電源線（１７）との間に設けられ、一又は複数の入力信
号（ＩＮ、ＩＮ₁〜ＩＮ_n）が入力されるドライブ用の一
又は複数のエンハンスメント型の化合物半導体トランジ
スタを有してなるドライブ回路（１４）からなる論理ゲ
ート段（１３）と、ドレインを前記第１の電源線（１
６）に接続され、ゲートを前記負荷用のデプレッション
型の化合物半導体トランジスタ（１５）のソースに接続
されたプルアップ用のエンハンスメント型の化合物半導
体トランジスタ（１９）、及び、このプルアップ用のエ
ンハンスメント型の化合物半導体トランジスタ（１９）
のソースと前記第２の電源線（１７）との間に設けら
れ、前記一又は複数の入力信号（ＩＮ、ＩＮ₁〜ＩＮ_n）
が入力されるプルダウン用の一又は複数のエンハンスメ
ント型の化合物半導体トランジスタを有してなるプルダ
ウン回路（２０）からなり、前記プルアップ用のエンハ
ンスメント型の化合物半導体トランジスタ（１９）のソ
ースと前記プルダウン回路（２０）との接続点（２１）
に出力信号（ＯＵＴ）を得るようにされた出力ドライバ
段（１８）と、一端を前記プルアップ用のエンハンスメ
ント型の化合物半導体トランジスタ（１９）のゲートに
接続され、他端を前記第２の電源線（１７）に接続さ
れ、高レベル出力時、前記プルアップ用のエンハンスメ
ント型の化合物半導体トランジスタ（１９）のソースと
前記プルダウン回路（２０）との接続点（２１）のレベ
ルが適正レベルとなるように、前記プルアップ用のエン
ハンスメント型の化合物半導体トランジスタ（１９）の
ゲート電圧を一定電圧にクランプするクランプ回路（２
２）とを設けて構成されていることを特徴とする論理ゲ
ート回路。
【請求項２】前記ドライブ回路（１４）は、ドレインを
前記負荷用のデプレッション型の化合物半導体トランジ
スタ（１５）のソースに接続され、ソースを前記第２の
電源線（１７）に接続され、ゲートに前記一の入力信号
（ＩＮ）が入力されるドライブ用のエンハンスメント型
の化合物半導体トランジスタからなり、前記プルダウン
回路（２０）は、ドレインを前記プルダウン用のエンハ
ンスメント型の化合物半導体トランジスタ（１９）のソ
ースに接続され、ソースを前記第２の電源線（１７）に
接続され、ゲートに前記一の入力信号（ＩＮ）が入力さ
れるプルダウン用のエンハンスメント型の化合物半導体
トランジスタからなることを特徴とする請求項１記載の
論理ゲート回路。
【請求項３】前記ドライブ回路（１４）は、ドレインを
前記負荷用のデプレッション型の化合物半導体トランジ
スタ（１５）のソースに接続され、ソースを前記第２の
電源線（１７）に接続され、ゲートに前記複数の入力信
号（ＩＮ₁〜ＩＮ_n）のそれぞれが入力されるドライブ用
の複数のエンハンスメント型の化合物半導体トランジス
タからなり、前記プルダウン回路（２０）は、ドレイン
を前記プルダウン用のエンハンスメント型の化合物半導
体トランジスタ（１９）のソースに接続され、ソースを
前記第２の電源線（１７）に接続され、ゲートに前記複
数の入力信号（ＩＮ₁〜ＩＮ_n）のそれぞれが入力される
プルダウン用の複数のエンハンスメント型の化合物半導
体トランジスタからなることを特徴とする請求項１記載
の論理ゲート回路。
【請求項４】前記ドライブ回路（１４）は、前記負荷用
のデプレッション型の化合物半導体トランジスタ（１
５）のソースと前記第２の電源線（１７）との間に直列
接続され、ゲートに前記複数の入力信号（ＩＮ₁〜Ｉ
Ｎ_n）のそれぞれが入力されるドライブ用の複数のエン
ハンスメント型の化合物半導体トランジスタからなり、
前記プルダウン回路（２０）は、前記プルアップ用のエ
ンハンスメント型の化合物半導体トランジスタ（１９）
のソースと前記第２の電源線（１７）との間に直列接続
され、ゲートに前記複数の入力信号（ＩＮ₁〜ＩＮ_n）の
それぞれが入力されるプルダウン用の複数のエンハンス
メント型の化合物半導体トランジスタからなることを特
徴とする請求項１記載の論理ゲート回路。
【請求項５】前記クランプ回路（２２）は、アノードを
前記プルアップ用のエンハンスメント型の化合物半導体
トランジスタ（１９）のゲートに接続され、カソードを
前記第２の電源線（１７）に接続されたショットキー・
ダイオードからなることを特徴とする請求項１、２、３
又は４記載の論理ゲート回路。
【請求項６】前記クランプ回路（２２）は、前記プルア
ップ用のエンハンスメント型の化合物半導体トランジス
タ（１９）のゲートと前記第２の電源線（１７）との間
に順方向となるように直列接続されたショットキー・ダ
イオード及びダイオード接続されたエンハンスメント型
の化合物半導体トランジスタからなることを特徴とする
請求項１、２、３又は４記載の論理ゲート回路。
【請求項７】前記クランプ回路（２２）は、ドレインを
前記プルアップ用のエンハンスメント型の化合物半導体
トランジスタ（１９）のゲートに接続され、ゲートを前
記プルアップ用のエンハンスメント型の化合物半導体ト
ランジスタ（１９）のソースと前記プルダウン回路（２
０）との接続点（２１）に接続された、スレッショルド
電圧を略０［Ｖ］とするエンハンスメント型の化合物半
導体トランジスタと、アノードをこのエンハンスメント
型の化合物半導体トランジスタに接続され、カソードを
前記第２の電源線（１７）に接続されたショットキー・
ダイオードからなることを特徴とする請求項１、２、３
又は４記載の論理ゲート回路。
【請求項８】ドレインを第１の電源電圧を供給する第１
の電源線に接続され、ゲートにプルアップ制御信号が供
給されるプルアップ用のエンハンスメント型の化合物半
導体トランジスタと、ドレインを前記プルアップ用のエ
ンハンスメント型の化合物半導体トランジスタのソース
に接続され、ソースを前記第１の電源電圧よりも低電圧
の第２の電源電圧を供給する第２の電源線に接続され、
ゲートにプルダウン制御信号が供給されるプルダウン用
のエンハンスメント型の化合物半導体トランジスタから
なり、前記プルアップ用のエンハンスメント型の化合物
半導体トランジスタのソースと前記プルダウン用のエン
ハンスメント型の化合物半導体トランジスタとの接続点
に出力信号を得るようにされた出力ドライバ段と、高レ
ベル出力時、前記プルアップ用のエンハンスメント型の
化合物半導体トランジスタのソースと前記プルダウン用
のエンハンスメント型の化合物半導体トランジスタとの
接続点のレベルを適正レベルにクランプするクランプ回
路とを有して構成されていることを特徴とする論理ゲー
ト回路。