JPH0774621A - プログラム可能な集積論理装置 - Google Patents
プログラム可能な集積論理装置Info
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- 230000006870 function Effects 0.000 claims description 15
- 230000015654 memory Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 239000000047 product Substances 0.000 description 49
- 238000012360 testing method Methods 0.000 description 22
- 239000011159 matrix material Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 230000000694 effects Effects 0.000 description 10
- 238000003491 array Methods 0.000 description 7
- 238000012795 verification Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000013524 data verification Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- KFACHLANPCGTFI-FVSJBQLASA-N (1S,2S)-2-[(1S)-1-amino-1-carboxyethyl]-1-cyclopropanecarboxylic acid Chemical compound OC(=O)[C@](N)(C)[C@H]1C[C@@H]1C(O)=O KFACHLANPCGTFI-FVSJBQLASA-N 0.000 description 1
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract
(57)【要約】
【目的】 非常に高速でプログラムされるプログラム
可能な論理装置を提供することがことを目的とする。 【構成】 複数の入力ライン及び複数の積項ラインを
含むプログラム可能な配列と、装置端子と、前記積項ラ
インの部分集合に接続される入力及び前記装置端子に接
続される出力を備えた３状態出力ドライバと、少なくと
も２つの入力端子と１つの出力端子を備えた多重変換器
と、制御論理信号として前記出力ドライバへ積項信号と
予め決められた論理信号の内の１つを選択して送信する
ための前記多重変換器を制御するための手段とからな
る。
可能な論理装置を提供することがことを目的とする。 【構成】 複数の入力ライン及び複数の積項ラインを
含むプログラム可能な配列と、装置端子と、前記積項ラ
インの部分集合に接続される入力及び前記装置端子に接
続される出力を備えた３状態出力ドライバと、少なくと
も２つの入力端子と１つの出力端子を備えた多重変換器
と、制御論理信号として前記出力ドライバへ積項信号と
予め決められた論理信号の内の１つを選択して送信する
ための前記多重変換器を制御するための手段とからな
る。
Description
【０００１】
【産業上の利用分野】本発明はプログラム可能な論理装
置に関し、特に論理装置の配列プログラム・データ及び
論理パスの高速プログラミング及び照合動作を行うため
の技術を用いたプログラム可能な論理装置に関する。
置に関し、特に論理装置の配列プログラム・データ及び
論理パスの高速プログラミング及び照合動作を行うため
の技術を用いたプログラム可能な論理装置に関する。
【０００２】
【従来の技術】コンピュータのようなデジタルシステム
は、典型的には多くの集積回路及び記憶集積回路または
チップによって構成されている。マイクロエレクトロニ
クスの集積化の目的はある１つのシステムの記憶及び論
理回路を可能な限り最小の数の集積回路で構成するこ
と、並びにコストを軽減しそのシステム処理速度をより
高速にすると共に信頼性を向上することにある。
は、典型的には多くの集積回路及び記憶集積回路または
チップによって構成されている。マイクロエレクトロニ
クスの集積化の目的はある１つのシステムの記憶及び論
理回路を可能な限り最小の数の集積回路で構成するこ
と、並びにコストを軽減しそのシステム処理速度をより
高速にすると共に信頼性を向上することにある。
【０００３】有用なメモリを比較的容易に設計すること
ができるが、論理回路に於て集積回路の製造業者に対す
るある問題が存在する。即ち、その製造業者は、全ての
顧客の特定のニーズに完全に対応できる集積論理回路を
製造する余裕がないということである。その代わり、で
きる限り多くの役割を行うことができる汎用のＶＬＳＩ
回路を設計することができる。例えば、マイクロプロセ
ッサは論理的な機能をソフトウェアの形で表すことがで
き、記憶装置と共とに用いられる。また、標準的な周辺
装置はデジタルシステムに於ける多くの論理回路を統合
することができる。しかしながら、ランダム論理回路
は、依然このシステムの構成要素と結合することが必要
とされる。
ができるが、論理回路に於て集積回路の製造業者に対す
るある問題が存在する。即ち、その製造業者は、全ての
顧客の特定のニーズに完全に対応できる集積論理回路を
製造する余裕がないということである。その代わり、で
きる限り多くの役割を行うことができる汎用のＶＬＳＩ
回路を設計することができる。例えば、マイクロプロセ
ッサは論理的な機能をソフトウェアの形で表すことがで
き、記憶装置と共とに用いられる。また、標準的な周辺
装置はデジタルシステムに於ける多くの論理回路を統合
することができる。しかしながら、ランダム論理回路
は、依然このシステムの構成要素と結合することが必要
とされる。
【０００４】幾つかのスキームが、これらのランダム論
理回路を備えるために用いられる。１つの解は、トラン
ジスタ・トランジスタ・ロジック（以下、ＴＴＬとい
う）のような標準的な論理回路である。ＴＴＬ集積回路
はある比較的小さな数の共通に使用される論理機能だけ
を集積しているため、ＴＴＬ集積回路は多方面に渡って
使用することができる。その欠点は共通に用いられる論
理機能の数である。その欠点は消費電力及びボード・ス
ペースを増加させ、そのデジタルシステムの全体のコス
トを増加させるある特定の応用のために、多大な数のＴ
ＴＬ集積回路が典型的に必要されることである。
理回路を備えるために用いられる。１つの解は、トラン
ジスタ・トランジスタ・ロジック（以下、ＴＴＬとい
う）のような標準的な論理回路である。ＴＴＬ集積回路
はある比較的小さな数の共通に使用される論理機能だけ
を集積しているため、ＴＴＬ集積回路は多方面に渡って
使用することができる。その欠点は共通に用いられる論
理機能の数である。その欠点は消費電力及びボード・ス
ペースを増加させ、そのデジタルシステムの全体のコス
トを増加させるある特定の応用のために、多大な数のＴ
ＴＬ集積回路が典型的に必要されることである。
【０００５】他の代替回路は、ゲートアレイのような完
全に注文によって作られるいわゆるオーダメイドの集積
論理回路及び一部が注文によって作られるいわゆるセミ
オーダメイドの集積論理回路を含んでいる。オーダメイ
ドの論理回路、正確に云うとある特定の応用のニーズに
対応して作られる論理回路は、特定の回路構造を備え、
あるシステムに対して必要な部品の数を大変減少させる
ことができる。しかしながら、オーダメイドの論理装置
は非常に長い工程時間及び大変大きな労力が必要であっ
て、それによってこれらの回路を製造するコストを増大
させると共に、端末システムの生産を遅らせるかもしれ
ない。
全に注文によって作られるいわゆるオーダメイドの集積
論理回路及び一部が注文によって作られるいわゆるセミ
オーダメイドの集積論理回路を含んでいる。オーダメイ
ドの論理回路、正確に云うとある特定の応用のニーズに
対応して作られる論理回路は、特定の回路構造を備え、
あるシステムに対して必要な部品の数を大変減少させる
ことができる。しかしながら、オーダメイドの論理装置
は非常に長い工程時間及び大変大きな労力が必要であっ
て、それによってこれらの回路を製造するコストを増大
させると共に、端末システムの生産を遅らせるかもしれ
ない。
【０００６】セミオーダメイドのゲートアレイ回路は、
そのシステムの設計仕様に従って注文により作られた
２、３の最終段階のステップを除いて、その回路が典型
的には同一であるため、そのゲートアレイ回路は改良行
うのにより安価であってより早く変更を行うことができ
る。しかしながら、セミオーダメイドのゲートアレイ回
路は、部品の密集度がより少ないのでランダム論理回路
のある与えられた量を備えるためには前記のオーダメイ
ドの回路に比較してより大きなゲートアレイ回路を必要
とする。
そのシステムの設計仕様に従って注文により作られた
２、３の最終段階のステップを除いて、その回路が典型
的には同一であるため、そのゲートアレイ回路は改良行
うのにより安価であってより早く変更を行うことができ
る。しかしながら、セミオーダメイドのゲートアレイ回
路は、部品の密集度がより少ないのでランダム論理回路
のある与えられた量を備えるためには前記のオーダメイ
ドの回路に比較してより大きなゲートアレイ回路を必要
とする。
【０００７】このプログラム可能な論理装置は、一方で
は汎用装置の両極端をなす装置の間に、また他方ではオ
ーダメイドのゲートアレイ回路とセミオーダメイドのゲ
ートアレイ回路との間にある。このプログラム可能な論
理装置は、ある与えられた応用のための特定の機能を実
行するために、チップ上のヒューズ及びまたはスイッチ
を介してユーザがプログラムすることができる柔軟性の
ある構造となっている。プログラム可能な論理装置は標
準型の論理ゲートのように“売り残りとならずに”買わ
れるが、すぐにゲートアレイ回路のようなオーダメイド
の回路になる可能性がある。
は汎用装置の両極端をなす装置の間に、また他方ではオ
ーダメイドのゲートアレイ回路とセミオーダメイドのゲ
ートアレイ回路との間にある。このプログラム可能な論
理装置は、ある与えられた応用のための特定の機能を実
行するために、チップ上のヒューズ及びまたはスイッチ
を介してユーザがプログラムすることができる柔軟性の
ある構造となっている。プログラム可能な論理装置は標
準型の論理ゲートのように“売り残りとならずに”買わ
れるが、すぐにゲートアレイ回路のようなオーダメイド
の回路になる可能性がある。
【０００８】このプログラム可能な論理回路を使うため
に、システム設計者はハードウェアがどのように実行す
るかを既述した方程式を立案しその方程式をあるプログ
ラム可能な論理装置のプログラミング装置に入力する。
プログラミングされていないプログラム可能な論理装置
がその装置に導入され、その装置はその方程式を翻訳し
ユーザのシステムで所望の論理機能を実行するプログラ
ム可能な論理装置を動作させるためにその装置に適当な
信号を供給する。プログラム可能な論理装置は典型的に
は何百または何千のヒューズまたはスイッチを含み、そ
れらはそれらの製造及びプログラミングを容易にするた
めにあるマトリックスで設けられる。
に、システム設計者はハードウェアがどのように実行す
るかを既述した方程式を立案しその方程式をあるプログ
ラム可能な論理装置のプログラミング装置に入力する。
プログラミングされていないプログラム可能な論理装置
がその装置に導入され、その装置はその方程式を翻訳し
ユーザのシステムで所望の論理機能を実行するプログラ
ム可能な論理装置を動作させるためにその装置に適当な
信号を供給する。プログラム可能な論理装置は典型的に
は何百または何千のヒューズまたはスイッチを含み、そ
れらはそれらの製造及びプログラミングを容易にするた
めにあるマトリックスで設けられる。
【０００９】プログラム可能な論理装置は従来ある時間
でシリアルな形で１ビットをプログラムしていた。この
アプローチのための主な理由は、プログラム可能な論理
装置が複数ビットのデータをプログラムするために３０
ｍＡのオーダの大きい電流を必要とするバイポーラ技術
で従来広く作られていたことである。パラレルで多くの
ビットをプログラムすることは、多大な電力の浪費を行
うことになる。
でシリアルな形で１ビットをプログラムしていた。この
アプローチのための主な理由は、プログラム可能な論理
装置が複数ビットのデータをプログラムするために３０
ｍＡのオーダの大きい電流を必要とするバイポーラ技術
で従来広く作られていたことである。パラレルで多くの
ビットをプログラムすることは、多大な電力の浪費を行
うことになる。
【００１０】近年、ＣＭＯＳ（相補型ＭＯＳ）技術で形
成された消去可能であってプログラム可能なリード・オ
ンリ・メモリ（以下、ＥＰＲＯＭという）のセルに基礎
をおくプログラム可能な論理装置が導入されてきた。こ
のような装置は、プログラム可能な論理装置のスイッチ
のようなフローティング・ゲート型トランジスタを用い
ており、そのスイッチはホットエレクトロン効果によっ
てプログラムされる。ＥＰＲＯＭのセルは紫外線光を露
光することによって消去され、この作業は時間を浪費す
る。ＥＰＲＯＭに基礎をおくプログラム可能な装置のも
う１つの欠点は、装置のパッキングが比較的高価である
ことであり、それは紫外線光を通過させるための石英の
窓が高価であるためにこのコストをつり上げている。
成された消去可能であってプログラム可能なリード・オ
ンリ・メモリ（以下、ＥＰＲＯＭという）のセルに基礎
をおくプログラム可能な論理装置が導入されてきた。こ
のような装置は、プログラム可能な論理装置のスイッチ
のようなフローティング・ゲート型トランジスタを用い
ており、そのスイッチはホットエレクトロン効果によっ
てプログラムされる。ＥＰＲＯＭのセルは紫外線光を露
光することによって消去され、この作業は時間を浪費す
る。ＥＰＲＯＭに基礎をおくプログラム可能な装置のも
う１つの欠点は、装置のパッキングが比較的高価である
ことであり、それは紫外線光を通過させるための石英の
窓が高価であるためにこのコストをつり上げている。
【００１１】近年の市場に於ける少なくとも１つのＥＰ
ＲＯＭを基礎におくプログラム可能な論理装置は明らか
に、“バイト”単位のプログラムを行うために用いられ
ており、ここで８個のプログラム可能な接続が同時にプ
ログラムされる。これらの装置に於ては、多くの数のセ
ルをパラレルに有効にプログラムするために、各ビット
がプログラムのために２ｍＡ〜１０ｍＡの電流を必要と
するため、尚多大な電力を浪費しているということが明
らかである。データは、列アドレスと行アドレスを選択
し、プログラムされる８ビットのデータを装置の出力に
出力することによってプログラムされる。好ましいパラ
レルプログラムに於ける合理的な上限はこの技術に於て
は現在８ビットである。
ＲＯＭを基礎におくプログラム可能な論理装置は明らか
に、“バイト”単位のプログラムを行うために用いられ
ており、ここで８個のプログラム可能な接続が同時にプ
ログラムされる。これらの装置に於ては、多くの数のセ
ルをパラレルに有効にプログラムするために、各ビット
がプログラムのために２ｍＡ〜１０ｍＡの電流を必要と
するため、尚多大な電力を浪費しているということが明
らかである。データは、列アドレスと行アドレスを選択
し、プログラムされる８ビットのデータを装置の出力に
出力することによってプログラムされる。好ましいパラ
レルプログラムに於ける合理的な上限はこの技術に於て
は現在８ビットである。
【００１２】プログラム可能な論理装置をプログラムす
るのに必要な時間は重要な問題である。バイポーラ技術
を用いたプログラム可能な論理装置は、１Ｋビット対８
ビットの配列に於て０．５秒〜５秒の範囲の典型的なプ
ログラム時間を達成するであろう。また、ＥＰＲＯＭを
基礎におくプログラム可能な論理装置は、もし“単一ビ
ット”のプログラムが用いられたとき、１Ｋビット対８
ビットの配列に対して約４０秒〜１００秒までの範囲の
典型的なプログラム時間を達成するであろう。もし“バ
イト”単位のプログラムが用いられると、そのプログラ
ム時間は約５秒〜１５秒の典型的な範囲に減少される。
るのに必要な時間は重要な問題である。バイポーラ技術
を用いたプログラム可能な論理装置は、１Ｋビット対８
ビットの配列に於て０．５秒〜５秒の範囲の典型的なプ
ログラム時間を達成するであろう。また、ＥＰＲＯＭを
基礎におくプログラム可能な論理装置は、もし“単一ビ
ット”のプログラムが用いられたとき、１Ｋビット対８
ビットの配列に対して約４０秒〜１００秒までの範囲の
典型的なプログラム時間を達成するであろう。もし“バ
イト”単位のプログラムが用いられると、そのプログラ
ム時間は約５秒〜１５秒の典型的な範囲に減少される。
【００１３】公知のプログラム可能な論理装置のもう１
つの問題点は、出力論理パスの照合に関してである。典
型的なプログラム可能な論理装置は、あるプログラム可
能な配列を備えると共に、それに続いてセンス増幅器、
論理ゲート及び事実上装置の出力に設けられる出力ドラ
イバを備えている。この正確な構成は特定の装置に依存
して構成される。典型的なプログラム可能な論理装置の
出力構造は、配列、センス増幅器、ＯＲゲート及び装置
の出力ピンに接続された出力トランジスタを備えてい
る。出力ピンに於ける出力データは、あるメモリに対す
る場合であるように、配列のある特定の積項（ＰＲＯＤ
ＵＣＴ ＴＥＲＭ）または行に於けるデータと１対１の
関係を有しない。出力装置が正確に動作しているかどう
かを決定するための典型的な方法は、あるビットパター
ンで配列プログラムして、出力論理回路が動作している
かどうかを判定してテストを行う。バイポーラ・ヒュー
ズが破壊されてプログラムされているならば、全ての出
力装置動作を照合することは不可能である。その機能を
テストするためのＯＲ・ゲートにテスト入力を供給する
ことも公知であるが、これによってセンス増幅器または
他のＯＲゲート入力の動作を照合することはできない。
つの問題点は、出力論理パスの照合に関してである。典
型的なプログラム可能な論理装置は、あるプログラム可
能な配列を備えると共に、それに続いてセンス増幅器、
論理ゲート及び事実上装置の出力に設けられる出力ドラ
イバを備えている。この正確な構成は特定の装置に依存
して構成される。典型的なプログラム可能な論理装置の
出力構造は、配列、センス増幅器、ＯＲゲート及び装置
の出力ピンに接続された出力トランジスタを備えてい
る。出力ピンに於ける出力データは、あるメモリに対す
る場合であるように、配列のある特定の積項（ＰＲＯＤ
ＵＣＴ ＴＥＲＭ）または行に於けるデータと１対１の
関係を有しない。出力装置が正確に動作しているかどう
かを決定するための典型的な方法は、あるビットパター
ンで配列プログラムして、出力論理回路が動作している
かどうかを判定してテストを行う。バイポーラ・ヒュー
ズが破壊されてプログラムされているならば、全ての出
力装置動作を照合することは不可能である。その機能を
テストするためのＯＲ・ゲートにテスト入力を供給する
ことも公知であるが、これによってセンス増幅器または
他のＯＲゲート入力の動作を照合することはできない。
【００１４】高速ヒューズの照合の機能を供給すること
は公知であるが、出願人の知る限りに於ては、公知の技
術は、分離された照合のためのセンス増幅器を用いてお
り、それによって通常のユーザの信号パスから通常使用
するセンス増幅器を介して幾つかの異なった照合パスを
供給する。従って、公知の技術は、製造上の欠点によっ
て動作しないかもしれない通常使用するセンス増幅器の
動作を照合することができない。また更に、できる限り
異なった検出閾値を有する分離されたセンス増幅器を使
用することによって、異なった結果を導くことができ
る。即ち、ヒューズ照合のセンス増幅器は、ある開回路
状態のセルを検出するが、通常の論理センス増幅器は閉
回路状態のセンスを検出するかもしれない。
は公知であるが、出願人の知る限りに於ては、公知の技
術は、分離された照合のためのセンス増幅器を用いてお
り、それによって通常のユーザの信号パスから通常使用
するセンス増幅器を介して幾つかの異なった照合パスを
供給する。従って、公知の技術は、製造上の欠点によっ
て動作しないかもしれない通常使用するセンス増幅器の
動作を照合することができない。また更に、できる限り
異なった検出閾値を有する分離されたセンス増幅器を使
用することによって、異なった結果を導くことができ
る。即ち、ヒューズ照合のセンス増幅器は、ある開回路
状態のセルを検出するが、通常の論理センス増幅器は閉
回路状態のセンスを検出するかもしれない。
【００１５】
【発明が解決しようとする課題】従って、非常に高速で
プログラムされるプログラム可能な論理装置を提供する
ことが本発明の原理的な目的である。
プログラムされるプログラム可能な論理装置を提供する
ことが本発明の原理的な目的である。
【００１６】もう１つの目的は、通常のセンス増幅器を
用いてプログラムされたデータの高速照合の機能を有す
るプログラム可能な論理装置を提供することにある。
用いてプログラムされたデータの高速照合の機能を有す
るプログラム可能な論理装置を提供することにある。
【００１７】また別の目的は、装置出力の論理装置の動
作を照合する機能を有するプログラム可能な論理装置を
提供することである。
作を照合する機能を有するプログラム可能な論理装置を
提供することである。
【００１８】更にまた別の目的は、消費電力を軽減する
ことができ製造業者及びユーザによって再プログラム可
能である改善されたプログラム可能な論理装置を提供す
ることにある。
ことができ製造業者及びユーザによって再プログラム可
能である改善されたプログラム可能な論理装置を提供す
ることにある。
【００１９】またもう１つの目的は、プログラムされた
データを記憶するための電気的に消去可能なメモリ・セ
ルを用いたプログラム可能な論理装置を提供するに有
る。
データを記憶するための電気的に消去可能なメモリ・セ
ルを用いたプログラム可能な論理装置を提供するに有
る。
【００２０】
【課題を解決するための手段】上述された目的は、プロ
グラム可能な集積論理装置であって、複数の入力ライン
及び複数の積項ラインを含むプログラム可能な配列と、
装置端子と、前記積項ラインの部分集合に接続される入
力及び前記装置端子に接続される出力を備えた３状態出
力ドライバであって、前記装置端子へ出力論理信号を送
信する第１のモードと、前記装置端子へ外部から加えら
れたデータを前記論理装置が受信するように適合させる
ために前記出力装置が高いインピーダンスを前記装置端
子に提供する第２のモードのいずれかにおける操作のた
めの制御論理信号に応答する前記出力ドライバと、少な
くとも２つの入力端子と１つの出力端子を備えた多重変
換器であって、積項信号を受信するための予め決められ
た前記積項ラインと接続された第１の入力端子と、予め
決められた論理信号を受信するために接続された第２の
入力端子と、前記出力ドライバへの制御論理信号を送信
するために接続された１つの出力端子を備えた多重変換
器と、前記制御論理信号として前記出力ドライバへ前記
積項信号と前記予め決められた論理信号の内の１つを選
択して送信するための前記多重変換器を制御するための
手段とを備えたことを特徴とする前記プログラム可能な
集積論理装置を提供することによって達成される。
グラム可能な集積論理装置であって、複数の入力ライン
及び複数の積項ラインを含むプログラム可能な配列と、
装置端子と、前記積項ラインの部分集合に接続される入
力及び前記装置端子に接続される出力を備えた３状態出
力ドライバであって、前記装置端子へ出力論理信号を送
信する第１のモードと、前記装置端子へ外部から加えら
れたデータを前記論理装置が受信するように適合させる
ために前記出力装置が高いインピーダンスを前記装置端
子に提供する第２のモードのいずれかにおける操作のた
めの制御論理信号に応答する前記出力ドライバと、少な
くとも２つの入力端子と１つの出力端子を備えた多重変
換器であって、積項信号を受信するための予め決められ
た前記積項ラインと接続された第１の入力端子と、予め
決められた論理信号を受信するために接続された第２の
入力端子と、前記出力ドライバへの制御論理信号を送信
するために接続された１つの出力端子を備えた多重変換
器と、前記制御論理信号として前記出力ドライバへ前記
積項信号と前記予め決められた論理信号の内の１つを選
択して送信するための前記多重変換器を制御するための
手段とを備えたことを特徴とする前記プログラム可能な
集積論理装置を提供することによって達成される。
【００２１】
【作用】高速でプログラムまたは消去することができる
電気的に消去可能なメモリ・セルを用いた新しいプログ
ラム可能な論理装置が開示される。好ましい実施例に於
ては、このプログラム可能な論理装置のメモリ・セルは
フォーラ・ノウドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ）のトンネル効果によってプログラム及び消去され
る検出装置として動作するフローティング・ゲート型ト
ランジスタを備えている。本発明によれば、このプログ
ラム可能な論理装置は、プログラムされる論理配列の積
項のラインに接続されるシリアル・レジスタのラッチ回
路（以下、ＳＲＬ回路という）を備えている。入力プロ
グラムデータは、比較的高速のクロック周波数でプログ
ラム装置によって、ＳＲＬ回路にシリアルに入力され
る。ＳＲＬ回路は装置の配列にある特定の列のセルにプ
ログラムされる全てのデータを記憶するために用いられ
る。列アドレスの情報は、データをプログラムするその
特定の列を選択するために用いられる。その時１０ミリ
秒のプログラミング・パルスがその選択された列にある
全てのセルに同時にプログラムするためにその配列に印
加される。従って、３２列６４行のセル配列に対して、
３２列の１列に於ける全ての６４個のセルが同時にプロ
グラムされる。
電気的に消去可能なメモリ・セルを用いた新しいプログ
ラム可能な論理装置が開示される。好ましい実施例に於
ては、このプログラム可能な論理装置のメモリ・セルは
フォーラ・ノウドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ）のトンネル効果によってプログラム及び消去され
る検出装置として動作するフローティング・ゲート型ト
ランジスタを備えている。本発明によれば、このプログ
ラム可能な論理装置は、プログラムされる論理配列の積
項のラインに接続されるシリアル・レジスタのラッチ回
路（以下、ＳＲＬ回路という）を備えている。入力プロ
グラムデータは、比較的高速のクロック周波数でプログ
ラム装置によって、ＳＲＬ回路にシリアルに入力され
る。ＳＲＬ回路は装置の配列にある特定の列のセルにプ
ログラムされる全てのデータを記憶するために用いられ
る。列アドレスの情報は、データをプログラムするその
特定の列を選択するために用いられる。その時１０ミリ
秒のプログラミング・パルスがその選択された列にある
全てのセルに同時にプログラムするためにその配列に印
加される。従って、３２列６４行のセル配列に対して、
３２列の１列に於ける全ての６４個のセルが同時にプロ
グラムされる。
【００２２】本発明はまた、配列のデータをシフト出力
するためのＳＲＬ回路を用いることによって配列のデー
タを高速で照合するために有用である。その選択された
列に於ける各セルの状態を、通常のセンス増幅器を用い
て検出し、パラレルでＳＲＬ回路にロードすることがで
き、その後外部の照合のためにシリアルにシフト出力す
ることができる。
するためのＳＲＬ回路を用いることによって配列のデー
タを高速で照合するために有用である。その選択された
列に於ける各セルの状態を、通常のセンス増幅器を用い
て検出し、パラレルでＳＲＬ回路にロードすることがで
き、その後外部の照合のためにシリアルにシフト出力す
ることができる。
【００２３】本発明は更に、各センス増幅器及び出力論
理ゲートが機能的に有効であって配列に於けるデータに
対して独立であることが可能である。明瞭な配列パター
ン等にてなるテスト・データは、ＳＲＬ回路にシリアル
にロードされる。論理テスト・イネーブル入力の制御の
もとで、ＳＲＬ回路に於けるデータは、センス増幅器入
力に出力される。そのときこの明瞭な配列パターンは、
センス増幅器の論理ゲート及び出力バッファを備える通
常の出力論理回路を介して検出されて増幅され、装置出
力点から読み出される。従って、データを装置からシリ
アルにクロック同期し、装置の出力ピン上で受信された
論理的出力と照合することができる。従って本発明は、
出力論理回路が装置の配列に於てプログラムされたデー
タに対して有効的に独立であることが可能である。
理ゲートが機能的に有効であって配列に於けるデータに
対して独立であることが可能である。明瞭な配列パター
ン等にてなるテスト・データは、ＳＲＬ回路にシリアル
にロードされる。論理テスト・イネーブル入力の制御の
もとで、ＳＲＬ回路に於けるデータは、センス増幅器入
力に出力される。そのときこの明瞭な配列パターンは、
センス増幅器の論理ゲート及び出力バッファを備える通
常の出力論理回路を介して検出されて増幅され、装置出
力点から読み出される。従って、データを装置からシリ
アルにクロック同期し、装置の出力ピン上で受信された
論理的出力と照合することができる。従って本発明は、
出力論理回路が装置の配列に於てプログラムされたデー
タに対して有効的に独立であることが可能である。
【００２４】
【実施例】本発明は、電気的に消去可能であってプログ
ラム可能なメモリ・セルを用いて高速プログラミング及
び照合のために用いられる新しいプログラム可能な論理
装置を備えている。下記の記述は、当該技術分野の専門
家が本発明を製造し使用することができるように記述さ
れ、或る特定の応用及びその必要条件について記述され
る。下記の記述に於いて、本発明を理解することができ
るように、回路図、配列セル回路及び信号タイミング図
等の多くの或る特定の回路の詳細について記述される。
本発明がこれらの或る特定の回路の詳細を参照すること
なしに実現されるということが明らかになる。言い換え
れば、本発明を不明瞭にさせないために、公知の回路の
詳細及びステップを詳細には記述しない。
ラム可能なメモリ・セルを用いて高速プログラミング及
び照合のために用いられる新しいプログラム可能な論理
装置を備えている。下記の記述は、当該技術分野の専門
家が本発明を製造し使用することができるように記述さ
れ、或る特定の応用及びその必要条件について記述され
る。下記の記述に於いて、本発明を理解することができ
るように、回路図、配列セル回路及び信号タイミング図
等の多くの或る特定の回路の詳細について記述される。
本発明がこれらの或る特定の回路の詳細を参照すること
なしに実現されるということが明らかになる。言い換え
れば、本発明を不明瞭にさせないために、公知の回路の
詳細及びステップを詳細には記述しない。
【００２５】図１に於いて、本発明の原理的な特徴の幾
つかを示す簡単化されたブロック図が開示されている。
典型的な配列１０は、３２列６４行または６４の積項の
配列プログラム可能なメモリ・セルを備えている。この
セルはプログラム・モード中に於いてセルに存在するプ
ログラム中のビットの状態に依存して、個々にプログラ
ム可能である。本発明によれば、６４ステージのシリア
ル・シフトレジスタラッチ回路３０は、ＳＲＬ回路の個
々のステージ１〜６４がそれぞれ配列１０のそれに対応
する行１〜６４に接続されるように、配列１０と接続さ
れる。３２列のうち１列を選択する列デコーダ２０は、
プログラム・サイクル中、配列の或る特定の列を選択す
るために用いられる。ＳＲＬ回路３０は、クロックポー
ト３２、シリアルデータ入力ポート３４、“論理テスト
イネーブル”ポート３６及びシリアルデータ出力ポート
３８を備えている。ＳＲＬ回路の６４の個々のステージ
はそれぞれ、配列１０の６４個の各積項に接続される。
配列１０の３２個の列は３２列のうち１列を選択する列
デコーダ２０の出力に接続される。或る特定のプログラ
ム・サイクル中にプログラムされる列のアドレスは、ベ
ースアドレス・ゲート・バス２２の状態によって接続さ
れる。ＳＲＬ回路に印加されるクロック信号のクロック
周波数は、例えば１ＭＨｚである。従って、論理装置の
外部装置であるプログラム装置またはテストヘッド装置
からプログラム・データをそのクロック周波数でシリア
ルＳＲＬ回路にシフト入力しても良い。６４ビットのデ
ータをＳＲＬ回路にロードするために、１ＭＨｚのクロ
ック周波数で１ミリ秒より少ない時間を要する。ＳＲＬ
回路にプログラム命令またはデータがロードされたとき
に、ＳＲＬ回路の内容は、例えば１０ミリ秒のプログラ
ム・サイクル中に配列の１０の選択された列の６４個の
セルにプログラムされる。そのとき、プログラムの過程
は、全体の配列がプログラムされるまで配列１０の各列
に対して繰り返される。
つかを示す簡単化されたブロック図が開示されている。
典型的な配列１０は、３２列６４行または６４の積項の
配列プログラム可能なメモリ・セルを備えている。この
セルはプログラム・モード中に於いてセルに存在するプ
ログラム中のビットの状態に依存して、個々にプログラ
ム可能である。本発明によれば、６４ステージのシリア
ル・シフトレジスタラッチ回路３０は、ＳＲＬ回路の個
々のステージ１〜６４がそれぞれ配列１０のそれに対応
する行１〜６４に接続されるように、配列１０と接続さ
れる。３２列のうち１列を選択する列デコーダ２０は、
プログラム・サイクル中、配列の或る特定の列を選択す
るために用いられる。ＳＲＬ回路３０は、クロックポー
ト３２、シリアルデータ入力ポート３４、“論理テスト
イネーブル”ポート３６及びシリアルデータ出力ポート
３８を備えている。ＳＲＬ回路の６４の個々のステージ
はそれぞれ、配列１０の６４個の各積項に接続される。
配列１０の３２個の列は３２列のうち１列を選択する列
デコーダ２０の出力に接続される。或る特定のプログラ
ム・サイクル中にプログラムされる列のアドレスは、ベ
ースアドレス・ゲート・バス２２の状態によって接続さ
れる。ＳＲＬ回路に印加されるクロック信号のクロック
周波数は、例えば１ＭＨｚである。従って、論理装置の
外部装置であるプログラム装置またはテストヘッド装置
からプログラム・データをそのクロック周波数でシリア
ルＳＲＬ回路にシフト入力しても良い。６４ビットのデ
ータをＳＲＬ回路にロードするために、１ＭＨｚのクロ
ック周波数で１ミリ秒より少ない時間を要する。ＳＲＬ
回路にプログラム命令またはデータがロードされたとき
に、ＳＲＬ回路の内容は、例えば１０ミリ秒のプログラ
ム・サイクル中に配列の１０の選択された列の６４個の
セルにプログラムされる。そのとき、プログラムの過程
は、全体の配列がプログラムされるまで配列１０の各列
に対して繰り返される。
【００２６】このように本発明は配列１０のプログラム
を非常に速く実行することができる。ＥＰＲＯＭを基礎
とするプログラム可能な論理装置に於ける“１ビット”
をプログラムするために必要な２０秒以上と比較する
と、３２列６４行のセル配列全体が、１／２秒よりも短
い時間でプログラムすることができる。
を非常に速く実行することができる。ＥＰＲＯＭを基礎
とするプログラム可能な論理装置に於ける“１ビット”
をプログラムするために必要な２０秒以上と比較する
と、３２列６４行のセル配列全体が、１／２秒よりも短
い時間でプログラムすることができる。
【００２７】本発明の好ましい実施例は、ＣＭＯＳ技術
を用いている。ここで、各セルの記憶素子は、フォーラ
ー・ノードハイムのトンネル効果を用いた電気的に消去
可能であってプログラム可能なフローティング・ゲート
型電界効果トランジスタを備えている。これらのフロー
ティング・ゲート型トランジスタはプログラムするため
に本質的に、電流を必要としないので、この技術は任意
の数の行に拡張することができる。このように本発明を
用いたプログラム可能な論理装置を用いることによっ
て、プログラム時間を非常に短縮することが可能であ
る。
を用いている。ここで、各セルの記憶素子は、フォーラ
ー・ノードハイムのトンネル効果を用いた電気的に消去
可能であってプログラム可能なフローティング・ゲート
型電界効果トランジスタを備えている。これらのフロー
ティング・ゲート型トランジスタはプログラムするため
に本質的に、電流を必要としないので、この技術は任意
の数の行に拡張することができる。このように本発明を
用いたプログラム可能な論理装置を用いることによっ
て、プログラム時間を非常に短縮することが可能であ
る。
【００２８】本発明は、配列の内容を高速で照合するた
めの機能を備える。ＳＲＬ回路は、或る特定の選択され
た列に於ける配列の各セルの状態を照合するために用い
ても良い。このデータはＳＲＬ回路にロードされ、“シ
リアルデータ出力”ポート３８を介してＳＲＬ回路から
シリアルにシフト出力することができる。当該分野の専
門家に明らかになるように、このプログラム装置はその
選択された列の出力データの内容と所望のデータとを比
較するために容易に用いることができる。
めの機能を備える。ＳＲＬ回路は、或る特定の選択され
た列に於ける配列の各セルの状態を照合するために用い
ても良い。このデータはＳＲＬ回路にロードされ、“シ
リアルデータ出力”ポート３８を介してＳＲＬ回路から
シリアルにシフト出力することができる。当該分野の専
門家に明らかになるように、このプログラム装置はその
選択された列の出力データの内容と所望のデータとを比
較するために容易に用いることができる。
【００２９】本発明のもう１つの概念が図１に図示され
ている。論理テストモードの間、データはシリアルＳＲ
Ｌ回路にロードされる。或る特定のテスト入力“論理テ
ストイネーブル”の制御のもとで、ＳＲＬ回路に存在す
るデータは、センス増幅器の入力に伝送される。この
時、“明瞭な配列パターン”が通常の出力論理装置を介
して検出され、その装置の出力ピンで読み出される。そ
の時、データはＳＲＬ回路からシリアルにクロック同期
されて出力され、その装置の出力ピン上に受信された論
理出力と照合されることが可能である。この技術は、配
列パターンをその装置にプログラムする必要なしに通常
のセンス増幅器を用いて、出力論理レベルを確実なレベ
ルとすることができる。この技術によって、製造者はチ
ップに対して事実上１００％の出力論理回路をテストす
ることができるので、このことは非常に強力な特徴であ
る。
ている。論理テストモードの間、データはシリアルＳＲ
Ｌ回路にロードされる。或る特定のテスト入力“論理テ
ストイネーブル”の制御のもとで、ＳＲＬ回路に存在す
るデータは、センス増幅器の入力に伝送される。この
時、“明瞭な配列パターン”が通常の出力論理装置を介
して検出され、その装置の出力ピンで読み出される。そ
の時、データはＳＲＬ回路からシリアルにクロック同期
されて出力され、その装置の出力ピン上に受信された論
理出力と照合されることが可能である。この技術は、配
列パターンをその装置にプログラムする必要なしに通常
のセンス増幅器を用いて、出力論理レベルを確実なレベ
ルとすることができる。この技術によって、製造者はチ
ップに対して事実上１００％の出力論理回路をテストす
ることができるので、このことは非常に強力な特徴であ
る。
【００３０】図２には好ましい実施例に於いて用いられ
る電気的に消去可能なメモリ・セルの縦断面図である。
このセルは、或る選択トランジスタと、センスまたはメ
モリ・トランジスタのようなフローティング・ゲート型
トランジスタを備えている。このフローティング・ゲー
ト型素子は、センス・トランジスタをエンハンスメント
・モードまたはデプレッション・モードの何れかのモー
ドで動作させるためにフローティング・ゲートに蓄積さ
れた電荷を消去または増大させるために、フォーラー・
ノードハイムのトンネル効果を用いている。前記フォー
ラー・ノードハイムのトンネル効果を生じさせるため
に、フローティング・ゲート領域５は、例えば１００オ
ングストロームの非常に薄い酸化膜層によって、ドレイ
ン領域であるＮ+領域３と絶縁されている。
る電気的に消去可能なメモリ・セルの縦断面図である。
このセルは、或る選択トランジスタと、センスまたはメ
モリ・トランジスタのようなフローティング・ゲート型
トランジスタを備えている。このフローティング・ゲー
ト型素子は、センス・トランジスタをエンハンスメント
・モードまたはデプレッション・モードの何れかのモー
ドで動作させるためにフローティング・ゲートに蓄積さ
れた電荷を消去または増大させるために、フォーラー・
ノードハイムのトンネル効果を用いている。前記フォー
ラー・ノードハイムのトンネル効果を生じさせるため
に、フローティング・ゲート領域５は、例えば１００オ
ングストロームの非常に薄い酸化膜層によって、ドレイ
ン領域であるＮ+領域３と絶縁されている。
【００３１】選択トランジスタは、酸化膜層によってＮ
+領域３及び４から分離されてポリシリコン領域１によ
って形成される。ポリシリコン領域１は、ノード領域に
注入されたＮ型不純物によって形成されるＮ+領域３及
び４を備えるソース及びドレインを有する選択トランジ
スタのゲート電極を備えている。
+領域３及び４から分離されてポリシリコン領域１によ
って形成される。ポリシリコン領域１は、ノード領域に
注入されたＮ型不純物によって形成されるＮ+領域３及
び４を備えるソース及びドレインを有する選択トランジ
スタのゲート電極を備えている。
【００３２】プログラム可能な論理装置−通常モード 図３は、或る通常ユーザ・モードに於ける本発明のプロ
グラム可能な論理装置を示す論理ブロック図である。好
ましい実施例は、或るＣＭＯＳ技術を用いて作られる集
積回路を備えている。このプログラム可能な論理装置の
回路論理ブロックの物理的なレイアウトが図３に図示さ
れている。このように、図１の３２対６４のセル配列
は、図３に於いて２つの３２対３２のサブ配列１０２及
び１０４に示されている。より高い性能で実行するため
に、ＡＮＤゲート配列は両方で駆動する列ドライバを用
いて２つのその半分の配列に分離されている。この効果
は、４つのポリシリコンの列ラインの遅延によって軽減
される。
グラム可能な論理装置を示す論理ブロック図である。好
ましい実施例は、或るＣＭＯＳ技術を用いて作られる集
積回路を備えている。このプログラム可能な論理装置の
回路論理ブロックの物理的なレイアウトが図３に図示さ
れている。このように、図１の３２対６４のセル配列
は、図３に於いて２つの３２対３２のサブ配列１０２及
び１０４に示されている。より高い性能で実行するため
に、ＡＮＤゲート配列は両方で駆動する列ドライバを用
いて２つのその半分の配列に分離されている。この効果
は、４つのポリシリコンの列ラインの遅延によって軽減
される。
【００３３】図４ａ、図４ｂ及び図４ｃは、それぞれ通
常モード（図４ａ）、編集モード（図４ｂ）及び論理テ
ストモード（図４ｃ）に於ける装置の機能的なピンのレ
イアウトを示している。この好ましい実施例は、８個の
使用される入力（Ｐ２〜Ｐ９）及び８個のユーザがプロ
グラム可能な両方向性構成ピン（Ｐ１２〜Ｐ１９）を有
する。２０ピンのパッケージに収容される。Ｐ１及びＰ
１１のピンはクロック信号（ＣＬＫ）及び出力イネーブ
ル信号（ＯＥ）を論理回路に出力する。
常モード（図４ａ）、編集モード（図４ｂ）及び論理テ
ストモード（図４ｃ）に於ける装置の機能的なピンのレ
イアウトを示している。この好ましい実施例は、８個の
使用される入力（Ｐ２〜Ｐ９）及び８個のユーザがプロ
グラム可能な両方向性構成ピン（Ｐ１２〜Ｐ１９）を有
する。２０ピンのパッケージに収容される。Ｐ１及びＰ
１１のピンはクロック信号（ＣＬＫ）及び出力イネーブ
ル信号（ＯＥ）を論理回路に出力する。
【００３４】通常動作のために、ユーザが利用すること
ができるＡＮＤ・マトリックスの大きさが３２ビット６
４行であるとき、その装置の幾つかの他の特徴を備える
ためにマトリックスの実際の大きさはより大きくなる。
図６は、この好ましい実施例に於いて用いられる実際の
配列の形状を示している。列０〜３２は、配列のユーザ
領域を備えている。列３３〜５６及び６２は予約された
配列空間を含んでいる。列６０の長さは８２ビットであ
り、列６０はプログラム可能な論理装置の出力論理構造
を定義する。
ができるＡＮＤ・マトリックスの大きさが３２ビット６
４行であるとき、その装置の幾つかの他の特徴を備える
ためにマトリックスの実際の大きさはより大きくなる。
図６は、この好ましい実施例に於いて用いられる実際の
配列の形状を示している。列０〜３２は、配列のユーザ
領域を備えている。列３３〜５６及び６２は予約された
配列空間を含んでいる。列６０の長さは８２ビットであ
り、列６０はプログラム可能な論理装置の出力論理構造
を定義する。
【００３５】通常ユーザ・モード中に於いて、ピンＰ２
〜Ｐ９は入力ポートであり、バス１０６を介して列ドラ
イバ１０１に接続される。図３に於いて、配列１０２及
び１０４の各列が、バス１０３及び１０５を介して、列
ドライバ１０１に接続される。配列に於けるセルの各行
または各積項の一端が、電流制限及び行プルアップ回路
１０８及び１１０に接続される。配列の行の他端はそれ
ぞれバス１１１及び１１３を介して、センス増幅器１１
２及び１１４に接続される。センス増幅器１１２及び１
１４は、それぞれバス１１５及び１１７を介して３２ビ
ットの段数を有するＳＲＬ回路１２０及び１２２に接続
される。配列の他の列よりも１８ビット多い段数を有す
る配列の列６０を収容するために、９ビットの段数を有
するＳＲＬ回路１２０ａ及び１２２ａは選択的にかつシ
リアルに、ＳＲＬ回路１２０及び１２２に接続されると
共に、パラレルにセンス増幅器１１６及び１１８に接続
される。
〜Ｐ９は入力ポートであり、バス１０６を介して列ドラ
イバ１０１に接続される。図３に於いて、配列１０２及
び１０４の各列が、バス１０３及び１０５を介して、列
ドライバ１０１に接続される。配列に於けるセルの各行
または各積項の一端が、電流制限及び行プルアップ回路
１０８及び１１０に接続される。配列の行の他端はそれ
ぞれバス１１１及び１１３を介して、センス増幅器１１
２及び１１４に接続される。センス増幅器１１２及び１
１４は、それぞれバス１１５及び１１７を介して３２ビ
ットの段数を有するＳＲＬ回路１２０及び１２２に接続
される。配列の他の列よりも１８ビット多い段数を有す
る配列の列６０を収容するために、９ビットの段数を有
するＳＲＬ回路１２０ａ及び１２２ａは選択的にかつシ
リアルに、ＳＲＬ回路１２０及び１２２に接続されると
共に、パラレルにセンス増幅器１１６及び１１８に接続
される。
【００３６】ＳＲＬ回路１２０及び１２２は、それぞれ
出力論理マクロ・セル（以下、“ＯＬＭＣ”と言う。）
１２４、１２６、１２８、１３０、１３２、１３４、１
３６及び１３８に接続される。各ＯＬＭＣ出力は、各出
力ドライバ１４２、１４４、１４６、１４８、１５０、
１５２、１５４及び１５６に接続される。９ビットのＳ
ＲＬ回路１２０ａ及び１２２ｈは、多重変換器１４０に
接続される。８ビット・バス１６０は、出力ドライバの
出力に接続されると共に、多重変換器１４０に接続さ
れ、更に多重変換器１４０は列ドライバ１０１に接続さ
れる。出力ドライバはまた、出力ポートＰ１２〜Ｐ１９
に接続される。
出力論理マクロ・セル（以下、“ＯＬＭＣ”と言う。）
１２４、１２６、１２８、１３０、１３２、１３４、１
３６及び１３８に接続される。各ＯＬＭＣ出力は、各出
力ドライバ１４２、１４４、１４６、１４８、１５０、
１５２、１５４及び１５６に接続される。９ビットのＳ
ＲＬ回路１２０ａ及び１２２ｈは、多重変換器１４０に
接続される。８ビット・バス１６０は、出力ドライバの
出力に接続されると共に、多重変換器１４０に接続さ
れ、更に多重変換器１４０は列ドライバ１０１に接続さ
れる。出力ドライバはまた、出力ポートＰ１２〜Ｐ１９
に接続される。
【００３７】プログラム列デコーダ１０９は、通常ユー
ザ・モードの間動作しないが、図３に図示されている。
ザ・モードの間動作しないが、図３に図示されている。
【００３８】図５は、典型的なＯＬＭＣ１２４の簡単化
されたブロック図である。通常ユーザ・モードに於い
て、８ビット・バス１２５は、ＯＬＭＣに於ける８個の
積項と関連する８個のセンス増幅器の出力に接続され
る。ＯＬＭＣは、各装置の出力信号を結合された（非同
期）型で、または登録された（同期）型の何れかの形
で、アクティブハイレベルまたはアクティブローレベル
に個々にセットすることができる。通常の出力イネーブ
ル（ＯＥ）は、全ての出力に接続されることが可能であ
り、若しくは分離された入力または積項は、個々の出力
イネーブル制御を行うために用いることができる。
されたブロック図である。通常ユーザ・モードに於い
て、８ビット・バス１２５は、ＯＬＭＣに於ける８個の
積項と関連する８個のセンス増幅器の出力に接続され
る。ＯＬＭＣは、各装置の出力信号を結合された（非同
期）型で、または登録された（同期）型の何れかの形
で、アクティブハイレベルまたはアクティブローレベル
に個々にセットすることができる。通常の出力イネーブ
ル（ＯＥ）は、全ての出力に接続されることが可能であ
り、若しくは分離された入力または積項は、個々の出力
イネーブル制御を行うために用いることができる。
【００３９】プログラム可能な論理装置の種々の形状
は、８２ビットのアーキテクチュア制御ワードの中でそ
の複数ビットをプログラムすることによって制御され
る。アーキテクチュア制御ビットＡＣ０及び８ビットの
ＡＣ１ビットはそれぞれ共通ＯＥ端子（ピン１１）であ
るその出力を（入力と同様に）常にワイヤードオン、ワ
イヤードオフとなるように命令するか、または積項から
分離して３状態制御となるように命令する。アーキテク
チュア制御ビットはまた、多重変換器１２４ｉを介して
配列の機関端子のソースを決定すると共に、多重変換器
１２４ｆを介して、結合された出力または登録された出
力の何れかの出力を選択する。８ビットのＸＯＲビット
は、それぞれ各装置出力の極性を決定する。ＯＬＭＣの
動作は当該技術の専門家にとって明らかであり、付加的
な詳細の記述は不必要である。
は、８２ビットのアーキテクチュア制御ワードの中でそ
の複数ビットをプログラムすることによって制御され
る。アーキテクチュア制御ビットＡＣ０及び８ビットの
ＡＣ１ビットはそれぞれ共通ＯＥ端子（ピン１１）であ
るその出力を（入力と同様に）常にワイヤードオン、ワ
イヤードオフとなるように命令するか、または積項から
分離して３状態制御となるように命令する。アーキテク
チュア制御ビットはまた、多重変換器１２４ｉを介して
配列の機関端子のソースを決定すると共に、多重変換器
１２４ｆを介して、結合された出力または登録された出
力の何れかの出力を選択する。８ビットのＸＯＲビット
は、それぞれ各装置出力の極性を決定する。ＯＬＭＣの
動作は当該技術の専門家にとって明らかであり、付加的
な詳細の記述は不必要である。
【００４０】図３及び図４に図示されたプログラム可能
な論理装置は、通常ユーザ・モードで動作し、ここで装
置のＩ／Ｏポートに対するデータの入力／出力は装置の
論理バスを介して行われ、入力信号に於ける所望の論理
動作を得るために動作状態とされた或る特定の論理装置
によって操作される。
な論理装置は、通常ユーザ・モードで動作し、ここで装
置のＩ／Ｏポートに対するデータの入力／出力は装置の
論理バスを介して行われ、入力信号に於ける所望の論理
動作を得るために動作状態とされた或る特定の論理装置
によって操作される。
【００４１】プログラム可能な論理装置及び配列 ＡＮＤ・ゲート配列は、不揮発性であって再プログラム
可能なＥＥＰＲＯＭの技術を用いて作られ、そのＡＮＤ
・ゲート配列はバイポーラ型の“ヒューズ”に置き換え
られる。ユーザのＡＮＤ配列の基本セルは選択トランジ
スタとセンストランジスタの二つのトランジスタを備え
ている。３２本の入力ライン及び６４個の積項のように
形成されるユーザのプログラム可能な“ＡＮＤ”マトリ
ックスを形成するために、そのセルが２０４８回繰り返
して形成される。
可能なＥＥＰＲＯＭの技術を用いて作られ、そのＡＮＤ
・ゲート配列はバイポーラ型の“ヒューズ”に置き換え
られる。ユーザのＡＮＤ配列の基本セルは選択トランジ
スタとセンストランジスタの二つのトランジスタを備え
ている。３２本の入力ライン及び６４個の積項のように
形成されるユーザのプログラム可能な“ＡＮＤ”マトリ
ックスを形成するために、そのセルが２０４８回繰り返
して形成される。
【００４２】図７に於て、サブ配列１０２及び１０４を
備えるある積項の４個のセルの簡単化されたブロック図
が開示されている。ライン２３３は６４個の積項の一つ
を備えており、ライン２３５は積項のライン２３３に対
する積項のアースラインを備えている。通常ユーザ・モ
ードの間、ライン２３５は装置のアース側にある。
備えるある積項の４個のセルの簡単化されたブロック図
が開示されている。ライン２３３は６４個の積項の一つ
を備えており、ライン２３５は積項のライン２３３に対
する積項のアースラインを備えている。通常ユーザ・モ
ードの間、ライン２３５は装置のアース側にある。
【００４３】好ましい実施例に於て、各積項は積項２３
３及び積項のアースライン２３５の間でパラレルに接続
される３２個のセルを備えている。トランジスタ２０５
及び２１０は、積項２３３に接続される１個のセル２０
０を備えている。トランジスタ２１０はセルの“選択”
トランジスタまたはゲートを備えている。通常ユーザ・
モードに於て、各選択トランジスタは入力データによっ
てゲートが形成され、選択的に各センストランジスタが
積項のアースラインに接続される。例えば入力ドライバ
ー２１５は、ある入力信号２１８によってゲートが形成
され、ライン２１７及び２１６上における真及びその補
数の列ドライバー信号は、それぞれ選択トランジスタ２
２１及び２１０のゲートを駆動する。従って、例えば、
もしライン２１８上の入力信号がハイレベルであるなら
ば、選択トランジスタ２２１はオンになり、選択トラン
ジスタ２１０はオフとなる。
３及び積項のアースライン２３５の間でパラレルに接続
される３２個のセルを備えている。トランジスタ２０５
及び２１０は、積項２３３に接続される１個のセル２０
０を備えている。トランジスタ２１０はセルの“選択”
トランジスタまたはゲートを備えている。通常ユーザ・
モードに於て、各選択トランジスタは入力データによっ
てゲートが形成され、選択的に各センストランジスタが
積項のアースラインに接続される。例えば入力ドライバ
ー２１５は、ある入力信号２１８によってゲートが形成
され、ライン２１７及び２１６上における真及びその補
数の列ドライバー信号は、それぞれ選択トランジスタ２
２１及び２１０のゲートを駆動する。従って、例えば、
もしライン２１８上の入力信号がハイレベルであるなら
ば、選択トランジスタ２２１はオンになり、選択トラン
ジスタ２１０はオフとなる。
【００４４】装置の編集モードに於て、ある積項におけ
る“選択”ゲートの機能は、予め決められたセンストラ
ンジスタを、ハイレベルのプログラム電圧から分離させ
ることである。例えば、編集モードの間、ある行におけ
る３２個のセルのうちただ１個のセルは、全体の配列が
同じ状態にセットされ、後述される“バルク”消去また
はプログラムを除いて、任意の与えられた時間で選択さ
れる。この選択は、列デコーダ２０２によって実行さ
れ、その列デコーダ２０２の一つは各セルの各選択トラ
ンジスタのゲートに接続される。ピン３〜７及び１８
は、列デコーダへの入力を備えており、ある特定の編集
サイクル中における編集された３２の列のうちの一つを
選択する。
る“選択”ゲートの機能は、予め決められたセンストラ
ンジスタを、ハイレベルのプログラム電圧から分離させ
ることである。例えば、編集モードの間、ある行におけ
る３２個のセルのうちただ１個のセルは、全体の配列が
同じ状態にセットされ、後述される“バルク”消去また
はプログラムを除いて、任意の与えられた時間で選択さ
れる。この選択は、列デコーダ２０２によって実行さ
れ、その列デコーダ２０２の一つは各セルの各選択トラ
ンジスタのゲートに接続される。ピン３〜７及び１８
は、列デコーダへの入力を備えており、ある特定の編集
サイクル中における編集された３２の列のうちの一つを
選択する。
【００４５】各セルにおける第２のトランジスタは、セ
ルに対するデータ記憶（またはセンス）素子を備えてい
る。トランジスタは１個の電気的に消去可能なフローテ
ィング・ゲート型電界効果トランジスタを備えている。
装置がエンハンスメント・モードにある時、ゲートのし
きい値であるターン・オン電圧は約＋８Ｖであり、装置
がデプレッション・モードにある時ゲートのしきい値で
あるターン・オン電圧は約−５Ｖである。従って、図７
に示されたセル２００に対して、通常ユーザ動作の間
は、マトリックス制御ゲート（“ＭＣＣＧ”）における
いわゆる問い合わせ電圧（＋２．５Ｖ）で、フローティ
ング・ゲート型トランジスタ２０５がデプレション・モ
ードにプログラムされている時、そのトランジスタ２０
５は導通状態とされ、一方、そのトランジスタがエンハ
ンスメント・モードで動作している時は、そのトランジ
スタは導通しない。このように、プログラム可能な論理
装置が通常ユーザ・モードである間、各セルに対するセ
ンストランジスタの状態は、その列に対する対応する入
力ラインが積項に接続されるかどうかを決定する。
ルに対するデータ記憶（またはセンス）素子を備えてい
る。トランジスタは１個の電気的に消去可能なフローテ
ィング・ゲート型電界効果トランジスタを備えている。
装置がエンハンスメント・モードにある時、ゲートのし
きい値であるターン・オン電圧は約＋８Ｖであり、装置
がデプレッション・モードにある時ゲートのしきい値で
あるターン・オン電圧は約−５Ｖである。従って、図７
に示されたセル２００に対して、通常ユーザ動作の間
は、マトリックス制御ゲート（“ＭＣＣＧ”）における
いわゆる問い合わせ電圧（＋２．５Ｖ）で、フローティ
ング・ゲート型トランジスタ２０５がデプレション・モ
ードにプログラムされている時、そのトランジスタ２０
５は導通状態とされ、一方、そのトランジスタがエンハ
ンスメント・モードで動作している時は、そのトランジ
スタは導通しない。このように、プログラム可能な論理
装置が通常ユーザ・モードである間、各セルに対するセ
ンストランジスタの状態は、その列に対する対応する入
力ラインが積項に接続されるかどうかを決定する。
【００４６】プログラム可能な論理装置が編集モードで
ある間、入力ドライバー２１５は、
ある間、入力ドライバー２１５は、
【外１】
【００４７】信号によって、（図示されていないスイッ
チによって）その配列から分離され、その列デコーダは
動作状態とされる。一方、プログラム可能な論理装置は
通常の動作である間、列デコーダ２２０は動作状態とさ
れる、装置動作上において何等の効果も持たない。
チによって）その配列から分離され、その列デコーダは
動作状態とされる。一方、プログラム可能な論理装置は
通常の動作である間、列デコーダ２２０は動作状態とさ
れる、装置動作上において何等の効果も持たない。
【００４８】積項のライン２３３は、センス増幅器２５
０の入力に接続される。センス増幅器２５０はインバー
ター２５１及び２５２、並びにトランジスタ２５３〜２
５５を備えている。負荷２５６は、センス増幅器の入力
ノード２５７からアースへの直流漏洩バスを形成してい
る。
０の入力に接続される。センス増幅器２５０はインバー
ター２５１及び２５２、並びにトランジスタ２５３〜２
５５を備えている。負荷２５６は、センス増幅器の入力
ノード２５７からアースへの直流漏洩バスを形成してい
る。
【００４９】センス増幅器２５０の出力２５８は、トラ
ンジスタ２４０を介してＳＲＬ回路のステージ２６０の
ノード２６８に接続され、そのトランジスタ２４０は
“照合”信号によって導通状態となる。積項アースライ
ン２５３は、トランジスタ２２５を介してＳＲＬ回路の
ステージ２６０のノード２７１に接続され、そのトラン
ジスタ２２５は“ＰＧＭ”信号によって導通状態とな
る。
ンジスタ２４０を介してＳＲＬ回路のステージ２６０の
ノード２６８に接続され、そのトランジスタ２４０は
“照合”信号によって導通状態となる。積項アースライ
ン２５３は、トランジスタ２２５を介してＳＲＬ回路の
ステージ２６０のノード２７１に接続され、そのトラン
ジスタ２２５は“ＰＧＭ”信号によって導通状態とな
る。
【００５０】ＳＲＬ回路のステージ２６０は、インバー
ター２６３、２６４、２６６及び２６７、並びにトラン
ジスタ２６２及び２６５を備えており、そのトランジス
タ２６２及び２６５は、それぞれクロック信号“ＳＣＬ
Ｋ”及び反転クロック信号
ター２６３、２６４、２６６及び２６７、並びにトラン
ジスタ２６２及び２６５を備えており、そのトランジス
タ２６２及び２６５は、それぞれクロック信号“ＳＣＬ
Ｋ”及び反転クロック信号
【００５１】
【外２】
【００５２】によって導通状態となる。従って、ＳＣＬ
Ｋがハイレベルである時、入力２６１におけるステージ
２６０へのデータは反転されノード２６９に伝送され
る。この時、
Ｋがハイレベルである時、入力２６１におけるステージ
２６０へのデータは反転されノード２６９に伝送され
る。この時、
【００５３】
【外３】
【００５４】はローレベルであり、トランジスタ２６５
は非導通状態である。ＳＣＬＫがローレベルになる時、
トランジスタ２６２はオフとされ、
は非導通状態である。ＳＣＬＫがローレベルになる時、
トランジスタ２６２はオフとされ、
【００５５】
【外４】
【００５６】はハイレベルとなり、従ってトランジスタ
２６５はオンとされる。この時、ステージ２６０の入力
は絶縁され、反転されたデータはその入力を介して伝送
され、インバーター２６６で反転される。従って、クロ
ック信号が印加されている間、ノード２６０に印加され
るデータが出力ノード２７１に出力される。トランジス
タ２６２が非導通状態である限り、インバーター２６７
の動作によってデータがこのノード２７１でラッチされ
る。シフト・レジスター・ラッチ回路は従来技術に於て
公知であり、典型的な参照文献は、イー・ジェイ・マク
ラスキー（Ｅ．Ｊ．ＭｃＣｌｕｓｋｅｙ）によって記述
され、１９８４年１２月に“ＶＬＳＩ”によって登記さ
れた“テスト能力の操作技術のための設計の調査”と題
する論文である。
２６５はオンとされる。この時、ステージ２６０の入力
は絶縁され、反転されたデータはその入力を介して伝送
され、インバーター２６６で反転される。従って、クロ
ック信号が印加されている間、ノード２６０に印加され
るデータが出力ノード２７１に出力される。トランジス
タ２６２が非導通状態である限り、インバーター２６７
の動作によってデータがこのノード２７１でラッチされ
る。シフト・レジスター・ラッチ回路は従来技術に於て
公知であり、典型的な参照文献は、イー・ジェイ・マク
ラスキー（Ｅ．Ｊ．ＭｃＣｌｕｓｋｅｙ）によって記述
され、１９８４年１２月に“ＶＬＳＩ”によって登記さ
れた“テスト能力の操作技術のための設計の調査”と題
する論文である。
【００５７】積項のアースライン２３５はまた、トラン
ジスタ２７５を介して行プルアップ回路２８０に接続さ
れ、トランジスタ２７５は“プログラム”信号によって
導通状態とされる。プルアップ回路２８０は、マトリッ
クス・セルを備えるフローティング・ゲート型トランジ
スタをプログラムするのに十分に高い電圧で、例えば、
＋２０Ｖであるプログラム電圧を発生するために用いら
れるハイ・インピーダンスの電圧源である。このような
プルアップ回路は従来技術に於て公知である。
ジスタ２７５を介して行プルアップ回路２８０に接続さ
れ、トランジスタ２７５は“プログラム”信号によって
導通状態とされる。プルアップ回路２８０は、マトリッ
クス・セルを備えるフローティング・ゲート型トランジ
スタをプログラムするのに十分に高い電圧で、例えば、
＋２０Ｖであるプログラム電圧を発生するために用いら
れるハイ・インピーダンスの電圧源である。このような
プルアップ回路は従来技術に於て公知である。
【００５８】プログラム可能な論理装置の編集モード 図８は、編集モードにおけるプログラム可能な論理装置
の簡単化されたブロック図である。例えば２０Ｖのある
スーパー電圧が装置のピン２に印加される時、比較器３
０２を備えたスーパー電圧センス回路がそのスーパー電
圧を検出し、論理信号“ＥＤＴ”を検出する。ピン２の
信号はまた、ハイレベルである電圧転送ゲート３０４に
接続され、そのゲート３０４は、ピン１９における信号
の簡単化されたブロック図である。例えば２０Ｖのある
スーパー電圧が装置のピン２に印加される時、比較器３
０２を備えたスーパー電圧センス回路がそのスーパー電
圧を検出し、論理信号“ＥＤＴ”を検出する。ピン２の
信号はまた、ハイレベルである電圧転送ゲート３０４に
接続され、そのゲート３０４は、ピン１９における信号
【００５９】
【外５】 及びピン１１における
【００６０】
【外６】
【００６１】の状態に応答して、例えば２０Ｖのプログ
ラム電圧Ｖｐｐを“オン”または“オフ”にするゲート
操作を行う。従来と同様に、ポンプ・クロック信号ファ
イ及び
ラム電圧Ｖｐｐを“オン”または“オフ”にするゲート
操作を行う。従来と同様に、ポンプ・クロック信号ファ
イ及び
【００６２】
【外７】
【００６３】は内部発信器出力であり、その内部発信器
出力はハイレベルの電圧を発生させるためのダイオード
・キャパシタ・ポンプ回路に接続される。そのハイレベ
ル電圧は、ハイレベル電圧を通過させるための制御ゲー
ト３０４に出力されるゲート信号として用いられる。ア
クティブレベルである“ＥＤＴ”信号はまた、ドライバ
ー２１５に接続され、ドライバー２１５はアクティブレ
ベルである“ＥＤＴ”信号によって３状態制御に設定さ
れる。従って、スーパー電圧をピン２に印加することに
よって、プログラム可能な論理装置は、通常ユーザ・モ
ードから図４ｂに於て図示された全てのピン上の異なっ
た機能を有する編集モードになる。ピン３〜７及び１８
への入力は、編集モードの間、列デコーダ１０９のため
の選択ビットとして用いられる。さらに、ゲート３０４
への制御ビットに応答して、Ｖｐｐが行プルアップ列デ
コーダ及びマトリックス制御ゲート発信器３０６に印加
される。
出力はハイレベルの電圧を発生させるためのダイオード
・キャパシタ・ポンプ回路に接続される。そのハイレベ
ル電圧は、ハイレベル電圧を通過させるための制御ゲー
ト３０４に出力されるゲート信号として用いられる。ア
クティブレベルである“ＥＤＴ”信号はまた、ドライバ
ー２１５に接続され、ドライバー２１５はアクティブレ
ベルである“ＥＤＴ”信号によって３状態制御に設定さ
れる。従って、スーパー電圧をピン２に印加することに
よって、プログラム可能な論理装置は、通常ユーザ・モ
ードから図４ｂに於て図示された全てのピン上の異なっ
た機能を有する編集モードになる。ピン３〜７及び１８
への入力は、編集モードの間、列デコーダ１０９のため
の選択ビットとして用いられる。さらに、ゲート３０４
への制御ビットに応答して、Ｖｐｐが行プルアップ列デ
コーダ及びマトリックス制御ゲート発信器３０６に印加
される。
【００６４】図８に於て用いられる参照番号は、図３で
示された参照番号に対応する素子を示している。従っ
て、各積項のための個々のセンス増幅器は増幅器のセク
ション１１４、１１８、１１６ａ及び１１２で表されて
いる。ＳＲＬ回路のステージは、３２段のＳＲＬ回路の
セクション１２２、１１８段のＳＲＬ回路のセクション
１２１及び３２段のＳＲＬ回路の１２０に於てグループ
分けされる。多重変換器１４０ａ及び１４０ｂはアーキ
テクチャー論理回路３１０に従属して、選択的にシリア
ルデータを１８ビットのＳＲＬ回路のセクション１２１
にまたはそのセクション１２１の周囲の回路に出力す
る。従って、列６０がアクセスされる時を除いて、ＳＲ
Ｌ回路のセクション１２１は、バイパスされる。
示された参照番号に対応する素子を示している。従っ
て、各積項のための個々のセンス増幅器は増幅器のセク
ション１１４、１１８、１１６ａ及び１１２で表されて
いる。ＳＲＬ回路のステージは、３２段のＳＲＬ回路の
セクション１２２、１１８段のＳＲＬ回路のセクション
１２１及び３２段のＳＲＬ回路の１２０に於てグループ
分けされる。多重変換器１４０ａ及び１４０ｂはアーキ
テクチャー論理回路３１０に従属して、選択的にシリア
ルデータを１８ビットのＳＲＬ回路のセクション１２１
にまたはそのセクション１２１の周囲の回路に出力す
る。従って、列６０がアクセスされる時を除いて、ＳＲ
Ｌ回路のセクション１２１は、バイパスされる。
【００６５】“バルク消去”サイクルは、この編集モー
ドで実行され、これによって、配列セルの各フローティ
ング・ゲート型トランジスタがエンハンスメント・モー
ドにプログラムされる。ユーザの配列セルをバルク“消
去”またはバルクプログラムを行うために、論理的な
“ＣＬＲ”信号が、選択を行う列６３によって発生され
る。論理回路３１８は“ＣＬＲ”信号及びＳＤＩＮポー
トにおけるデータによってそのゲートがオンとなり、Ｓ
ＤＩＮポートにおけるデータに応答して、バルク消去制
御信号“ＢＥ”またはバルクプログラム制御信号“Ｂ
Ｐ”のいずれかの信号を発生する。ＣＬＲ信号はＳＣＬ
Ｋまたは
ドで実行され、これによって、配列セルの各フローティ
ング・ゲート型トランジスタがエンハンスメント・モー
ドにプログラムされる。ユーザの配列セルをバルク“消
去”またはバルクプログラムを行うために、論理的な
“ＣＬＲ”信号が、選択を行う列６３によって発生され
る。論理回路３１８は“ＣＬＲ”信号及びＳＤＩＮポー
トにおけるデータによってそのゲートがオンとなり、Ｓ
ＤＩＮポートにおけるデータに応答して、バルク消去制
御信号“ＢＥ”またはバルクプログラム制御信号“Ｂ
Ｐ”のいずれかの信号を発生する。ＣＬＲ信号はＳＣＬ
Ｋまたは
【００６６】
【外８】
【００６７】の両方をハイレベルとし、それによってＳ
ＲＬ回路の全てのステージを介してＳＤＩＮポートにお
けるデータを直ちに伝送するためにＳＲＬ回路を開く。
これによって、同一の論理レベルの特定のデータがＳＲ
Ｌ回路にロードされるので、レジスターを介してデータ
をクロック同期させる必要がなくなる。
ＲＬ回路の全てのステージを介してＳＤＩＮポートにお
けるデータを直ちに伝送するためにＳＲＬ回路を開く。
これによって、同一の論理レベルの特定のデータがＳＲ
Ｌ回路にロードされるので、レジスターを介してデータ
をクロック同期させる必要がなくなる。
【００６８】そのセルをバルック消去するために、その
特定のデータはＳＲＬ回路にロードされ、“ＭＣＧ”ラ
インは、＋２０Ｖに昇圧される。論理信号
特定のデータはＳＲＬ回路にロードされ、“ＭＣＧ”ラ
インは、＋２０Ｖに昇圧される。論理信号
【００６９】
【外９】 がローレベルとなる時、ＭＣＧ信号を＋２０Ｖにするた
めに、論理信号
めに、論理信号
【００７０】
【外１０】
【００７１】は、ＭＣＧ発信器３０６に接続される。そ
の時、全てのメモリ・セルを消去された状態、即ち、エ
ンハンスメント・モードの状態にプログラムするため
に、通常のプログラムサイクルが実行される。
の時、全てのメモリ・セルを消去された状態、即ち、エ
ンハンスメント・モードの状態にプログラムするため
に、通常のプログラムサイクルが実行される。
【００７２】もしバルク消去サイクルが終了したなら
ば、プログラムサイクルを実行することができる。ある
特定の列が動作状態とされ、その特定のセンストランジ
スタをデプレション・モードにプログラムさせるかまた
はその特定のセンストランジスタをエンハンスメント・
モードのままにするようなプログラムを行うことを禁止
させるかのいずれかの目的で特定のデータがＳＲＬ回路
にロードされる。ＳＲＬ回路にそのデータがロードされ
た後、トランジスタ２２５のゲートにおける“ＰＧＭ”
信号は、アクティブ信号とされ、ゲートトランジスタ２
２５が導通状態とされる。行プルアップ回路を積項のア
ースに接続するために、“プログラム”信号は例えば＋
２０Ｖのハイレベル信号となる。もし、ノード２７１に
おけるデータ信号がローレベルであるならば、積項のア
ースライン２３５はアースにクランプされる。なぜな
ら、“行プルアップ回路”がハイインピーダンスの電圧
源を備え、その電圧レベルをアース電圧以上に昇圧させ
るために十分な電流を供給することができないからであ
る。プログラム・サイクルの間、ＭＣＧ信号がアース電
位とされる。従って、その選択された列セルが、ゲート
及びドレインの両方に印加されるアースデインを有す
る。また、ゲート−ドレイン間に於て、フローティング
・ゲートから電極のトンネル効果を生じさせる電圧が誘
起されない。結果として、セルのフローティング・ゲー
ト型トランジスタは依然エンハンスメント・モードとな
っている。
ば、プログラムサイクルを実行することができる。ある
特定の列が動作状態とされ、その特定のセンストランジ
スタをデプレション・モードにプログラムさせるかまた
はその特定のセンストランジスタをエンハンスメント・
モードのままにするようなプログラムを行うことを禁止
させるかのいずれかの目的で特定のデータがＳＲＬ回路
にロードされる。ＳＲＬ回路にそのデータがロードされ
た後、トランジスタ２２５のゲートにおける“ＰＧＭ”
信号は、アクティブ信号とされ、ゲートトランジスタ２
２５が導通状態とされる。行プルアップ回路を積項のア
ースに接続するために、“プログラム”信号は例えば＋
２０Ｖのハイレベル信号となる。もし、ノード２７１に
おけるデータ信号がローレベルであるならば、積項のア
ースライン２３５はアースにクランプされる。なぜな
ら、“行プルアップ回路”がハイインピーダンスの電圧
源を備え、その電圧レベルをアース電圧以上に昇圧させ
るために十分な電流を供給することができないからであ
る。プログラム・サイクルの間、ＭＣＧ信号がアース電
位とされる。従って、その選択された列セルが、ゲート
及びドレインの両方に印加されるアースデインを有す
る。また、ゲート−ドレイン間に於て、フローティング
・ゲートから電極のトンネル効果を生じさせる電圧が誘
起されない。結果として、セルのフローティング・ゲー
ト型トランジスタは依然エンハンスメント・モードとな
っている。
【００７３】編集モードの間“ハイ”レベルであるデー
タ信号がノード２７１に存在するならば、その積項のア
ースラインはアースにクランプされる、行プルアップ・
ソースから例えば２０Ｖの−ＶTであるハイレベルのプ
ログラム電圧が、選択されたフローティング・ゲート型
トランジスタのドレインに生かされる。電子はトンネル
効果によってフローティング・ゲートからドレインに流
れ、それによって、そのトランジスタがデプレション・
モードにプログラムされる。このプログラム電圧は例え
ばある従来のプログラム・パルスの長さである１０ミリ
秒の間に印加される。
タ信号がノード２７１に存在するならば、その積項のア
ースラインはアースにクランプされる、行プルアップ・
ソースから例えば２０Ｖの−ＶTであるハイレベルのプ
ログラム電圧が、選択されたフローティング・ゲート型
トランジスタのドレインに生かされる。電子はトンネル
効果によってフローティング・ゲートからドレインに流
れ、それによって、そのトランジスタがデプレション・
モードにプログラムされる。このプログラム電圧は例え
ばある従来のプログラム・パルスの長さである１０ミリ
秒の間に印加される。
【００７４】編集モードのプログラム・サイクルの間に
於ける配列の動作について要約するために、“ＭＣＧ”
信号がアース電位とされ、トランジスタ２２５はそのゲ
ートに印加される“ＰＧＭ”信号によってオンとされ
る。積項の側の３２個のセルの内、ただ１つのセルが、
その選択されたトランジスタを導通状態とさせるため
に、そのセルの選択されたトランジスタにある選択信号
を印加することによって導通状態とされる。ＳＲＬ回路
に於けるデータは、積項のアースラインに印加される。
もしデータ信号がローレベルであるならば、積項のアー
スラインはアース電位とされ、そのトランジスタは依然
エンハンスメント・モードにあり、そのトランジスタを
導通状態とさせるための昇圧されたゲート電圧レベルが
必要とされる。通常の回路動作の間、フローティング・
ゲート型トランジスタがエンハンスメント・モードにあ
るとき、導通状態にならないように、通常のセルの問い
合わせ電圧が十分低く設定される。一方、もしＳＲＬ回
路のステージのノード２７１に於けるデータ信号が“ハ
イ”レベルであるならば、１００オングストロームのト
ンネル酸化膜層を介してフローティング・ゲートからド
レインにトンネル効果により電子が移動するのに十分な
電界がゲートとドレインの間に印加され、それによっ
て、そのセルはデプレション・モードにプログラムされ
る。
於ける配列の動作について要約するために、“ＭＣＧ”
信号がアース電位とされ、トランジスタ２２５はそのゲ
ートに印加される“ＰＧＭ”信号によってオンとされ
る。積項の側の３２個のセルの内、ただ１つのセルが、
その選択されたトランジスタを導通状態とさせるため
に、そのセルの選択されたトランジスタにある選択信号
を印加することによって導通状態とされる。ＳＲＬ回路
に於けるデータは、積項のアースラインに印加される。
もしデータ信号がローレベルであるならば、積項のアー
スラインはアース電位とされ、そのトランジスタは依然
エンハンスメント・モードにあり、そのトランジスタを
導通状態とさせるための昇圧されたゲート電圧レベルが
必要とされる。通常の回路動作の間、フローティング・
ゲート型トランジスタがエンハンスメント・モードにあ
るとき、導通状態にならないように、通常のセルの問い
合わせ電圧が十分低く設定される。一方、もしＳＲＬ回
路のステージのノード２７１に於けるデータ信号が“ハ
イ”レベルであるならば、１００オングストロームのト
ンネル酸化膜層を介してフローティング・ゲートからド
レインにトンネル効果により電子が移動するのに十分な
電界がゲートとドレインの間に印加され、それによっ
て、そのセルはデプレション・モードにプログラムされ
る。
【００７５】プログラムされたデータの照合 開示されたプログラム可能な論理装置のもう１つの新し
い概念は、マトリクス・セル上に記憶されたデータの高
速照合を実行する機能についてである。この照合サイク
ルに於いては、該装置の通常ユーザの動作モードで用い
られたセンス増幅器と同じセンス増幅器が、配列セルの
状態を検出し、ＳＲＬ回路のパラレルモードを実行する
ために用いられる。このモードの間、トランジスタ２４
０（図７）のゲートに印加される“照合”信号がアクテ
ィブ信号とされ、従って、トランジスタ２４０は導通状
態となり、センス増幅器２５０の出力２５８とＳＲＬ回
路の対応するステージのノード２６８が接続される。同
時に、“ＰＧＭ”信号と“ＳＣＬＫ”信号がローレベル
であるので、ＳＲＬ回路の各ステージは互いに分離され
ると共に、各積項のアースラインから分離される。
い概念は、マトリクス・セル上に記憶されたデータの高
速照合を実行する機能についてである。この照合サイク
ルに於いては、該装置の通常ユーザの動作モードで用い
られたセンス増幅器と同じセンス増幅器が、配列セルの
状態を検出し、ＳＲＬ回路のパラレルモードを実行する
ために用いられる。このモードの間、トランジスタ２４
０（図７）のゲートに印加される“照合”信号がアクテ
ィブ信号とされ、従って、トランジスタ２４０は導通状
態となり、センス増幅器２５０の出力２５８とＳＲＬ回
路の対応するステージのノード２６８が接続される。同
時に、“ＰＧＭ”信号と“ＳＣＬＫ”信号がローレベル
であるので、ＳＲＬ回路の各ステージは互いに分離され
ると共に、各積項のアースラインから分離される。
【００７６】
【外１１】
【００７７】信号がハイレベルであるとき、ノード２６
８に於けるデータ信号はＳＲＬ回路のステージの出力ノ
ード２７１に伝送される。
８に於けるデータ信号はＳＲＬ回路のステージの出力ノ
ード２７１に伝送される。
【００７８】プログラム・サイクルのとき、配列の各行
または積項のラインに於けるただ１つのセルが、照合サ
イクルの間の任意の与えられた時間に於いて選択され
る。従って、マトリックスの全体の選択された列のデー
タの内容は照合サイクルの間、各ＳＲＬ回路のステージ
にパラレルにロードされても良い。このとき、トランジ
スタ２４０をオフとし、センス増幅器をＳＲＬ回路から
分離するために、“照合”信号が、ローレベルとなる。
このときＳＲＬ回路の内容はＳＲＬクロック信号ＳＣＬ
Ｋがアクティブ信号となることによって、照合のために
装置のＳＤＯＵＴポート（ピン１２）からシリアルにシ
フト出力されても良い。プログラム可能な論理装置のテ
ストヘッド装置は、出力されたゲートと所望のデータと
の間の比較を実行するために用いられる。
または積項のラインに於けるただ１つのセルが、照合サ
イクルの間の任意の与えられた時間に於いて選択され
る。従って、マトリックスの全体の選択された列のデー
タの内容は照合サイクルの間、各ＳＲＬ回路のステージ
にパラレルにロードされても良い。このとき、トランジ
スタ２４０をオフとし、センス増幅器をＳＲＬ回路から
分離するために、“照合”信号が、ローレベルとなる。
このときＳＲＬ回路の内容はＳＲＬクロック信号ＳＣＬ
Ｋがアクティブ信号となることによって、照合のために
装置のＳＤＯＵＴポート（ピン１２）からシリアルにシ
フト出力されても良い。プログラム可能な論理装置のテ
ストヘッド装置は、出力されたゲートと所望のデータと
の間の比較を実行するために用いられる。
【００７９】論理回路の照合 プログラム可能な論理装置のもう１つの新しい特徴は、
ある非破壊的な動作でその装置上の出力論理回路の機能
を事実上１００％テストする機能を有するという論理回
路の照合機能である。照合を実行するために、少なくと
も各積項に於ける１つのセルが導通状態でなければなら
ない。“バルクプログラム”の動作は、全てのフローテ
ィング・ゲート型トランジスタをデプレション・モード
にして用いても良い。この動作は、バルク消去サイクル
について記述された動作と類似した動作で適当なデータ
を装置のＳＴＩＮポートにロードすることによってなさ
れる。開示された実施例に於いて、列６３が選択され、
全ての列を選択するためにユーザクリアモードで全ての
列デコーダが２０Ｖであるハイレベルになる。即ち“Ｍ
ＣＧ”信号はアース電位に降下する。そのとき、通常プ
ログラム・サイクルが実行される。
ある非破壊的な動作でその装置上の出力論理回路の機能
を事実上１００％テストする機能を有するという論理回
路の照合機能である。照合を実行するために、少なくと
も各積項に於ける１つのセルが導通状態でなければなら
ない。“バルクプログラム”の動作は、全てのフローテ
ィング・ゲート型トランジスタをデプレション・モード
にして用いても良い。この動作は、バルク消去サイクル
について記述された動作と類似した動作で適当なデータ
を装置のＳＴＩＮポートにロードすることによってなさ
れる。開示された実施例に於いて、列６３が選択され、
全ての列を選択するためにユーザクリアモードで全ての
列デコーダが２０Ｖであるハイレベルになる。即ち“Ｍ
ＣＧ”信号はアース電位に降下する。そのとき、通常プ
ログラム・サイクルが実行される。
【００８０】もし配列が導通状態または“プログラムさ
れた”状態にバルクプログラムされると、プログラム・
サイクルについて上述されたように、明瞭な配列パター
ンがＳＲＬ回路にシリアルにロードされる。この所望の
パターンをセンス増幅器及び出力回路を介してある特定
の論理パスを照合するために変化させても良い。全ての
論理パスを照合するために、通常複数の明瞭な配列パタ
ーンを用いることが必要となる。
れた”状態にバルクプログラムされると、プログラム・
サイクルについて上述されたように、明瞭な配列パター
ンがＳＲＬ回路にシリアルにロードされる。この所望の
パターンをセンス増幅器及び出力回路を介してある特定
の論理パスを照合するために変化させても良い。全ての
論理パスを照合するために、通常複数の明瞭な配列パタ
ーンを用いることが必要となる。
【００８１】このとき、ピン２からスーパー電圧信号を
取り除くことによって、装置の動作モードは編集モード
から論理照合モードになる。プログラム可能な論理装置
のピン３にスーパー電圧を印加することによって論理照
合モードが選択され、その結果トランジスタ２２５のゲ
ートに印加される“ＰＧＭ”信号がアクティブ信号とな
る。従って、トランジスタ２２５が導通状態となり、Ｓ
ＲＬ回路のステージのノード２７１が積項のアースライ
ン２３５と接続される。
取り除くことによって、装置の動作モードは編集モード
から論理照合モードになる。プログラム可能な論理装置
のピン３にスーパー電圧を印加することによって論理照
合モードが選択され、その結果トランジスタ２２５のゲ
ートに印加される“ＰＧＭ”信号がアクティブ信号とな
る。従って、トランジスタ２２５が導通状態となり、Ｓ
ＲＬ回路のステージのノード２７１が積項のアースライ
ン２３５と接続される。
【００８２】論理パスを照合するために、テストビット
パターンを用いて配列セルをプログラムする必要はな
い。ある特定の積項に於けるセルの少なくとも１つのデ
ータ記憶トランジスタが導通状態にあるので、ＳＲＬ回
路のノード２７０に於ける論理状態は、トランジスタ２
２５が導通状態にあるとき、センス増幅器２５０の入力
に現れる。このモードの時、トランジスタ２４０はオフ
とされる。このように、“明瞭な配列パターン”と、プ
ログラム可能な論理装置の出力ピンに於けるデータを比
較することによって、論理パスの照合を行っても良い。
パターンを用いて配列セルをプログラムする必要はな
い。ある特定の積項に於けるセルの少なくとも１つのデ
ータ記憶トランジスタが導通状態にあるので、ＳＲＬ回
路のノード２７０に於ける論理状態は、トランジスタ２
２５が導通状態にあるとき、センス増幅器２５０の入力
に現れる。このモードの時、トランジスタ２４０はオフ
とされる。このように、“明瞭な配列パターン”と、プ
ログラム可能な論理装置の出力ピンに於けるデータを比
較することによって、論理パスの照合を行っても良い。
【００８３】論理照合のためのステップのシーケンスを
要約するために、１個の積項当たり少なくとも１つのセ
ンストランジスタがデプレション・モードにプログラム
される。このとき、プログラム可能な論理装置の編集モ
ードに設定され、ＳＲＬ回路は所望のパターンでロード
される。次に、プログラム可能な論理装置のスーパー電
圧ピン３にスーパー電圧を印加することによって、プロ
グラム可能な論理装置の編集モードから論理テストモー
ドになる。
要約するために、１個の積項当たり少なくとも１つのセ
ンストランジスタがデプレション・モードにプログラム
される。このとき、プログラム可能な論理装置の編集モ
ードに設定され、ＳＲＬ回路は所望のパターンでロード
される。次に、プログラム可能な論理装置のスーパー電
圧ピン３にスーパー電圧を印加することによって、プロ
グラム可能な論理装置の編集モードから論理テストモー
ドになる。
【００８４】論理照合の機能はまた、配列にプログラム
されたユーザ・データを変更することなしに、装置がプ
ログラムされた後、機能的なテストを行うことができ
る。少なくとも１つのセルが、プログラムサイクルの
間、各使用可能な積項に対してデプレション・モードに
プログラムされる。従って、ＳＲＬ回路にロードされる
明瞭なピットパターンは、論理照合モードの間、導通セ
ルを介して伝送され、積項のセンス増幅器の入力に印加
される。このように、出力論理回路、例えば電界中でそ
の装置を再プログラムすることなしにテストしても良
い。
されたユーザ・データを変更することなしに、装置がプ
ログラムされた後、機能的なテストを行うことができ
る。少なくとも１つのセルが、プログラムサイクルの
間、各使用可能な積項に対してデプレション・モードに
プログラムされる。従って、ＳＲＬ回路にロードされる
明瞭なピットパターンは、論理照合モードの間、導通セ
ルを介して伝送され、積項のセンス増幅器の入力に印加
される。このように、出力論理回路、例えば電界中でそ
の装置を再プログラムすることなしにテストしても良
い。
【００８５】装置の波形タイミング 図９乃至図１１に於いて、配列の内容をプログラム／照
合するＳＲＬ回路にロードし、出力論理回路の動作を照
合するための信号シーケンスを示す波形タイミング・チ
ャートが図示されている。図９のＡに示すように、デー
タをＳＲＬ回路にロードするために、ピン２０に於ける
信号Ｖｃｃが、例えば５ＶであるＶｃｃｐに昇圧され
る。図９のＢに示すように、典型的には２０ミリ秒であ
るＶｃｃの供給を設定するためのある時間遅延ＴDDの
後、ピン２に印加されるＥＤＩＴ信号を０から例えば２
０Ｖである編集／照合供給レベルＶＥに昇圧することに
よって、装置の編集モードが設定される。ＳＲＬ回路の
ロードシーケンスの間及び同様に配列プログラム／照合
シーケンスの間、Ｖｃｃ信号及びＥＤＩＴ信号は、ハイ
レベルに保持される。
合するＳＲＬ回路にロードし、出力論理回路の動作を照
合するための信号シーケンスを示す波形タイミング・チ
ャートが図示されている。図９のＡに示すように、デー
タをＳＲＬ回路にロードするために、ピン２０に於ける
信号Ｖｃｃが、例えば５ＶであるＶｃｃｐに昇圧され
る。図９のＢに示すように、典型的には２０ミリ秒であ
るＶｃｃの供給を設定するためのある時間遅延ＴDDの
後、ピン２に印加されるＥＤＩＴ信号を０から例えば２
０Ｖである編集／照合供給レベルＶＥに昇圧することに
よって、装置の編集モードが設定される。ＳＲＬ回路の
ロードシーケンスの間及び同様に配列プログラム／照合
シーケンスの間、Ｖｃｃ信号及びＥＤＩＴ信号は、ハイ
レベルに保持される。
【００８６】ＥＤＩＴ信号が確立した後、ＳＤＩＮデー
タが編集モードにある装置のために、ピン９であるシリ
アルデータ入力ポートに印加される。ＳＤＩＮ信号は、
図９のＣで図示されており、ＳＤＩＮ信号は、図９のＤ
で図示されているＳＣＬＫクロック信号によって決定さ
れるクロック周波数で、ＳＲＬ回路にロードされる。時
間間隔ＴＤ及びＰＷＶは、それぞれパルスシーケンス遅
延及び１マイクロ秒までの範囲で、例えば５マイクロ秒
である照合パルス幅を示している。このように、各クロ
ックパルスに対して、１ビットのデータがＳＲＬ回路に
ロードされる。図９のＣはＮ番目のビットからＮ＋Ｍ番
目のビットまでのロード動作を示している。
タが編集モードにある装置のために、ピン９であるシリ
アルデータ入力ポートに印加される。ＳＤＩＮ信号は、
図９のＣで図示されており、ＳＤＩＮ信号は、図９のＤ
で図示されているＳＣＬＫクロック信号によって決定さ
れるクロック周波数で、ＳＲＬ回路にロードされる。時
間間隔ＴＤ及びＰＷＶは、それぞれパルスシーケンス遅
延及び１マイクロ秒までの範囲で、例えば５マイクロ秒
である照合パルス幅を示している。このように、各クロ
ックパルスに対して、１ビットのデータがＳＲＬ回路に
ロードされる。図９のＣはＮ番目のビットからＮ＋Ｍ番
目のビットまでのロード動作を示している。
【００８７】図９のＥは、ＳＲＬ回路の内容がシリアル
データ出力ポートであるピン１２を介して装置からシリ
アルに出力されることを示している。図９のＤ及びＥに
示すように、ＳＣＬＫクロック信号の立ち上がり時に於
いて有効なデータが存在しているとき、そのデータがシ
リアルに出力される。（Ｎ−６４）番目から（Ｎ＋Ｍ−
６４）番目のシリアルデータが図９のＥに図示されてい
る。
データ出力ポートであるピン１２を介して装置からシリ
アルに出力されることを示している。図９のＤ及びＥに
示すように、ＳＣＬＫクロック信号の立ち上がり時に於
いて有効なデータが存在しているとき、そのデータがシ
リアルに出力される。（Ｎ−６４）番目から（Ｎ＋Ｍ−
６４）番目のシリアルデータが図９のＥに図示されてい
る。
【００８８】ＳＲＬ回路に所望のデータがロードされた
とき、図１０に示すように、ある選択された装置の配列
の列は、ＳＲＬ回路の内容に応答してプログラムされて
も良い。図１０のＡ及びＢに示すように、Ｖｃｃ信号及
びＥＤＩＴ信号は、それぞれＶｃｃｐ及びＶＥである昇
圧されたレベルにある。次にＳＲＬ回路の内容でプログ
ラムされるマトリックスの列を選択するために、ある有
効な列アドレスＲＡＧ０〜ＲＡＧ５が、ピン１８及び３
〜７である列アドレスゲート（“ＲＡＧ”）ポートに入
力されている。編集モードに於いて、ピン１９に存在す
る
とき、図１０に示すように、ある選択された装置の配列
の列は、ＳＲＬ回路の内容に応答してプログラムされて
も良い。図１０のＡ及びＢに示すように、Ｖｃｃ信号及
びＥＤＩＴ信号は、それぞれＶｃｃｐ及びＶＥである昇
圧されたレベルにある。次にＳＲＬ回路の内容でプログ
ラムされるマトリックスの列を選択するために、ある有
効な列アドレスＲＡＧ０〜ＲＡＧ５が、ピン１８及び３
〜７である列アドレスゲート（“ＲＡＧ”）ポートに入
力されている。編集モードに於いて、ピン１９に存在す
る
【００８９】
【外１２】
【００９０】制御信号の状態に応答して、プログラムサ
イクルのときはＳＲＬ回路からデータを、及び／または
データ照合サイクルのときは照合のためにＳＲＬ回路に
ロードされるマトリックスの内容をそのマトリックスに
プログラムしても良い。図１０のＤは異なった時間間隔
の間の“プログラム”またはハイレベル状態及び反転さ
れた“照合”状態に於ける
イクルのときはＳＲＬ回路からデータを、及び／または
データ照合サイクルのときは照合のためにＳＲＬ回路に
ロードされるマトリックスの内容をそのマトリックスに
プログラムしても良い。図１０のＤは異なった時間間隔
の間の“プログラム”またはハイレベル状態及び反転さ
れた“照合”状態に於ける
【００９１】
【外１３】 信号を示している。
【００９２】有効な列アドレスが入力され、プログラム
／照合状態が決定したとき、図１０のＥに示すように、
例えば１０マイクロ秒であるプログラムパルス幅ＰＷｐ
の間
／照合状態が決定したとき、図１０のＥに示すように、
例えば１０マイクロ秒であるプログラムパルス幅ＰＷｐ
の間
【００９３】
【外１４】
【００９４】信号をローレベルにすることによって、マ
トリックスのプログラムステップが実行される。もし照
合状態が選択されると、マトリックスのデータをＳＲＬ
回路のステージにロードするために、例えば５マイクロ
秒の照合パルス幅の間、
トリックスのプログラムステップが実行される。もし照
合状態が選択されると、マトリックスのデータをＳＲＬ
回路のステージにロードするために、例えば５マイクロ
秒の照合パルス幅の間、
【００９５】
【外１５】
【００９６】信号はただローレベル状態にされることが
必要とされる。図１０のＤ及びＥは、データのプログラ
ム・シーケンス及び照合シーケンスの両方の間の
必要とされる。図１０のＤ及びＥは、データのプログラ
ム・シーケンス及び照合シーケンスの両方の間の
【００９７】
【外１６】 信号及び
【００９８】
【外１７】 信号の相互関係を示している。
【００９９】マトリクスデータがＳＲＬ回路にロードさ
れたとき、ＳＲＬ回路をその積項のセンス増幅器から分
離するために、
れたとき、ＳＲＬ回路をその積項のセンス増幅器から分
離するために、
【０１００】
【外１８】
【０１０１】信号が例えばそのハイレベル状態にされた
後、そのＳＲＬ回路の内容を出力しても良い。装置のＳ
ＤＯＵＴポートのデータ出力のクロック周期について図
１０のＦ及びＧに図示されている。Ｖｃｃ信号及びＥＤ
ＩＴ信号はこの動作の間、依然それらのハイレベル状態
にある。
後、そのＳＲＬ回路の内容を出力しても良い。装置のＳ
ＤＯＵＴポートのデータ出力のクロック周期について図
１０のＦ及びＧに図示されている。Ｖｃｃ信号及びＥＤ
ＩＴ信号はこの動作の間、依然それらのハイレベル状態
にある。
【０１０２】図１１は、論理テストモードの間の信号波
形を示している。図１１のＡに示すように、このモード
は、ピン３に於けるＬＤＥ信号を＋１５Ｖに昇圧するこ
とによって選択される。図１１のＢに示すように、ＰＧ
Ｍ信号がハイレベルになり、ＳＲＬ回路がトランジスタ
２２５を介して積項のアースライン２３５に接続され
る。プログラム信号及び照合信号の両方がローレベルと
なり、従ってＳＲＬ回路のデータがセンス増幅器及び出
力論理回路に出力される。
形を示している。図１１のＡに示すように、このモード
は、ピン３に於けるＬＤＥ信号を＋１５Ｖに昇圧するこ
とによって選択される。図１１のＢに示すように、ＰＧ
Ｍ信号がハイレベルになり、ＳＲＬ回路がトランジスタ
２２５を介して積項のアースライン２３５に接続され
る。プログラム信号及び照合信号の両方がローレベルと
なり、従ってＳＲＬ回路のデータがセンス増幅器及び出
力論理回路に出力される。
【０１０３】プログラム可能な論理装置の内部にある論
理回路は、図７のトランジスタ２２５、２４０及び２７
５のゲートに印加される“照合”、“ＰＧＭ”及び“プ
ログラム”ゲート制御信号を発生するために用いられる
ということが記述される。これらの信号は、それぞれ
理回路は、図７のトランジスタ２２５、２４０及び２７
５のゲートに印加される“照合”、“ＰＧＭ”及び“プ
ログラム”ゲート制御信号を発生するために用いられる
ということが記述される。これらの信号は、それぞれ
【０１０４】
【外１９】 信号、
【０１０５】
【外２０】
【０１０６】信号、ＲＡＧ信号、ＶＣＣ信号及びＥＤＩ
Ｔ信号によって決定される。従って、例えばハイレベル
である“プログラム”信号及び“ＰＧＭ”信号を得るた
めには、
Ｔ信号によって決定される。従って、例えばハイレベル
である“プログラム”信号及び“ＰＧＭ”信号を得るた
めには、
【０１０７】
【外２１】 信号がハイレベルであって、
【０１０８】
【外２２】
【０１０９】信号がローレベルであることが必要であ
る。適当な“照合”、“プログラム”及び“ＰＧＭ”信
号を出力する回路は、説明を簡単にする目的で省略され
ている。なぜなら、当該分野の専門家が容易にそのよう
な回路を設計することができるからである。
る。適当な“照合”、“プログラム”及び“ＰＧＭ”信
号を出力する回路は、説明を簡単にする目的で省略され
ている。なぜなら、当該分野の専門家が容易にそのよう
な回路を設計することができるからである。
【０１１０】上述の実施例は、本発明の原理を用いるこ
とができる多くの可能な特定の実施例を単に示している
ということが理解される。本発明によって開示された範
囲から出発することなく、当該技術分野の専門家によっ
てこれらの原理に従って多くの他の変形例を容易に考え
ることができる。
とができる多くの可能な特定の実施例を単に示している
ということが理解される。本発明によって開示された範
囲から出発することなく、当該技術分野の専門家によっ
てこれらの原理に従って多くの他の変形例を容易に考え
ることができる。
【０１１１】
【発明の効果】以上詳述したように、本発明によれば、
メモリ・セルが電気的に消去可能なフローティング・ゲ
ート型トランジスタを備えているので、従来例に比較し
て、高速でプログラムまたは消去することができるプロ
グラム可能な論理装置を実現することができる。
メモリ・セルが電気的に消去可能なフローティング・ゲ
ート型トランジスタを備えているので、従来例に比較し
て、高速でプログラムまたは消去することができるプロ
グラム可能な論理装置を実現することができる。
【図１】本発明の１実施例であるプログラム可能な論理
装置を示すブロック図。
装置を示すブロック図。
【図２】図１の論理装置で用いられる電気的に消去可能
なメモリ・セルの縦断面図。
なメモリ・セルの縦断面図。
【図３】本発明の実施例である通常ユーザ・モードで動
作するプログラム可能なブロック図。
作するプログラム可能なブロック図。
【図４】図４はＡ、Ｂ及びＣからなり、Ａは本発明の好
ましい実施例であるプログラム可能な論理装置で用いら
れる２０ピン・パッケージの通常モードに於ける機能的
なレイアウトを示す図であり、Ｂは本発明の好ましい実
施例であるプログラム可能な論理装置で用いられる２０
ピン・パッケージの編集モードに於ける機能的なレイア
ウトを示す図であり、Ｃは本発明の好ましい実施例であ
るプログラム可能な論理装置で用いられる２０ピン・パ
ッケージの論理テストモードに於ける機能的なレイアウ
トを示す図である。
ましい実施例であるプログラム可能な論理装置で用いら
れる２０ピン・パッケージの通常モードに於ける機能的
なレイアウトを示す図であり、Ｂは本発明の好ましい実
施例であるプログラム可能な論理装置で用いられる２０
ピン・パッケージの編集モードに於ける機能的なレイア
ウトを示す図であり、Ｃは本発明の好ましい実施例であ
るプログラム可能な論理装置で用いられる２０ピン・パ
ッケージの論理テストモードに於ける機能的なレイアウ
トを示す図である。
【図５】図３のプログラム可能な論理装置で用いられる
出力論理マクロセル・セルのブロック図。
出力論理マクロセル・セルのブロック図。
【図６】図３のプログラム可能な論理装置で用いられる
配列の構成を示す図。
配列の構成を示す図。
【図７】本発明の好ましい実施例であるプログラム可能
な論理装置で用いられるアンド配列の積項または行の４
つのセル、プログラム回路及び照合回路のブロック図。
な論理装置で用いられるアンド配列の積項または行の４
つのセル、プログラム回路及び照合回路のブロック図。
【図８】本発明の好ましい実施例であるプログラム可能
な論理装置の編集モードに於けるブロック図。
な論理装置の編集モードに於けるブロック図。
【図９】本発明の好ましい実施例であるプログラム可能
な論理装置に於いて、プログラム・データをシフト・レ
ジスタ・ラッチにロードする際のタイミングチャート。
な論理装置に於いて、プログラム・データをシフト・レ
ジスタ・ラッチにロードする際のタイミングチャート。
【図１０】本発明の好ましい実施例であるプログラム可
能な論理装置に於いて、マトリックスに於けるデータを
プログラム及び照合する際のタイミングチャート。
能な論理装置に於いて、マトリックスに於けるデータを
プログラム及び照合する際のタイミングチャート。
【図１１】本発明の好ましい実施例であるプログラム可
能な論理装置の論理テストモードの際のタイミングチャ
ート。
能な論理装置の論理テストモードの際のタイミングチャ
ート。
１ ポリシリコン領域 ２〜４ Ｎ+領域 ５ フローティングゲート領域 １０ 配列 ２０ ３２列から１列を選択する列デコーダ ２２ 列アドレスゲートパス ３０ シリアル・レジスタ・ラッチ回路（ＳＲＬ回路） ３２ クロックポート ３４ シリアル・データ入力ポート ３６ 論理テストイネーブルポート ３８ シリアル・データ出力ポート １０１ 列ドライバ １０２、１０４ サブ配列 １０８、１１０ 電流制限及び行プルアップ回路 １１２、１１４、１１６、１１８ センス増幅器 １２０、１２２ ３２ビットの段数を有するシリアル・
レジスタ・ラッチ回路（ＳＲＬ回路） １２０ａ、１２２ａ ９ビットの段数を有するシリアル
・レジスタ・ラッチ回路（ＳＲＬ回路） １２４、１２６、１２８、１３０、１３２、１３４、１
３６、１３８ 出力論理マクロセル（ＯＬＭＣ） １２４ｉ、１２４ｆ 多重変換器 １４０ 多重変換器 １４２、１４４、１４６、１４８、１５０、１５２、１
５４、１５６ 出力ドライバ ２００ セル ２０２ 列デコーダ ２０５ フローティング・ゲート型トランジスタ ２１０ 選択トランジスタ ２１５ 入力ドライバ ２２０ 列デコーダ ２２１ 選択トランジスタ ２２５ トランジスタ ２３３ 積項のライン ２３５ 積項のアースライン ２４０ トランジスタ ２５０ 増幅器 ２５１、２５２ インバータ ２５３〜２５５ トランジスタ ２５６ 負荷 ２６０ ＳＲＬ回路のステージ ２６２、２６５ トランジスタ ２６３、２６４、２６６、２６７ インバータ ２７５ トランジスタ ２８０ プルアップ回路 ３０２ 比較器 ３０４ ハイレベル電圧転送ゲート ３０６ マトリックス制御ゲート発振器 ３１０ アーキテクチャ論理回路 ３１８ 論理回路
レジスタ・ラッチ回路（ＳＲＬ回路） １２０ａ、１２２ａ ９ビットの段数を有するシリアル
・レジスタ・ラッチ回路（ＳＲＬ回路） １２４、１２６、１２８、１３０、１３２、１３４、１
３６、１３８ 出力論理マクロセル（ＯＬＭＣ） １２４ｉ、１２４ｆ 多重変換器 １４０ 多重変換器 １４２、１４４、１４６、１４８、１５０、１５２、１
５４、１５６ 出力ドライバ ２００ セル ２０２ 列デコーダ ２０５ フローティング・ゲート型トランジスタ ２１０ 選択トランジスタ ２１５ 入力ドライバ ２２０ 列デコーダ ２２１ 選択トランジスタ ２２５ トランジスタ ２３３ 積項のライン ２３５ 積項のアースライン ２４０ トランジスタ ２５０ 増幅器 ２５１、２５２ インバータ ２５３〜２５５ トランジスタ ２５６ 負荷 ２６０ ＳＲＬ回路のステージ ２６２、２６５ トランジスタ ２６３、２６４、２６６、２６７ インバータ ２７５ トランジスタ ２８０ プルアップ回路 ３０２ 比較器 ３０４ ハイレベル電圧転送ゲート ３０６ マトリックス制御ゲート発振器 ３１０ アーキテクチャ論理回路 ３１８ 論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディビッド・エル．・ラトリージ アメリカ合衆国97005 オレゴン、ビーバ ートン、ペアソン・コート、エス．ダブリ ュウ．11810番
Claims (14)
- 【請求項１】 プログラム可能な集積論理装置であっ
て、 複数の入力ライン及び複数の積項ラインを含むプログラ
ム可能な配列と、 装置端子と、 前記積項ラインの部分集合に接続される入力及び前記装
置端子に接続される出力を備えた３状態出力ドライバで
あって、前記装置端子へ出力論理信号を送信する第１の
モードと、前記装置端子へ外部から加えられたデータを
前記論理装置が受信するように適合させるために前記出
力装置が高いインピーダンスを前記装置端子に提供する
第２のモードのいずれかにおける操作のための制御論理
信号に応答する前記出力ドライバと、 少なくとも２つの入力端子と１つの出力端子を備えた多
重変換器であって、積項信号を受信するための予め決め
られた前記積項ラインと接続された第１の入力端子と、
予め決められた論理信号を受信するために接続された第
２の入力端子と、前記出力ドライバへの制御論理信号を
送信するために接続された１つの出力端子を備えた多重
変換器と、 前記制御論理信号として前記出力ドライバへ前記積項信
号と前記予め決められた論理信号の内の１つを選択して
送信するための前記多重変換器を制御するための手段と
を備えたことを特徴とする前記プログラム可能な集積論
理装置。 - 【請求項２】 前記プログラム可能な配列が行と列に
整列された不揮発性メモリの並びを備え、各セルは前記
入力ラインと前記積項ラインの内の予め決められたもの
と関連し前記セルの状態に依存して前記入力ラインを前
記積項ラインに選択的に接続させるために整列されてい
ることを特徴とする特許請求の範囲第１項記載の装置。 - 【請求項３】 各セルがセル選択要素と、装置電源の
妨害を受ける選択されたセルの状態を保持する電気的に
消去可能で再プログラム可能な不揮発性メモリ要素とを
備えたことを特徴とする特許請求の範囲第２項記載の装
置。 - 【請求項４】 対応する前記積項信号の部分集合を受
信するために前記積項ラインの部分集合と接続された複
数の入力端子及び前記積項信号の部分集合の予め決めら
れた論理関数である組合わされた論理信号を送信するた
めの出力端子を備えた組合わせ論理手段と、 対応する前記積項信号の１つを受信するための予め決め
られた前記積項信号の部分集合と接続された第１の入力
端子と、第２の予め決められた論理信号を受信するため
に接続された第２の入力端子を備え前記論理手段の入力
端の一方と接続された出力端子を備えた前記第２の多重
変換器と、 前記予め決められた積項信号と前記第２の予め決められ
た論理信号の内の１つを前記論理手段の入力として選択
するための前記第２の多重変換器を制御する手段であっ
て、前記予め決められた積項信号が前記論理手段の入力
信号に選択的に含まれるような前記第２の多重変換器の
制御手段とを備えたことを特徴とする特許請求の範囲第
１項記載の装置。 - 【請求項５】 前記組合わせ論理手段が論理和ゲート
を備え、前記予め決められた論理信号が論理的に０の信
号であることを特徴とする特許請求の範囲第４項記載の
装置。 - 【請求項６】 プログラム可能な集積論理装置であっ
て、 各積項に対応する各積項信号を送信するための複
数の積項ラインを含むプログラム可能な配列と、 第１
の予め決められた論理信号を受信するために接続された
第１の入力端子を含む少なくとも２つの入力端子と第１
の制御信号を送信するための１つの出力端子を備えた第
１の多重変換器と、 第２の予め決められた論理信号を受信するために接続さ
れた第１の入力端子を含む少なくとも２つの入力端子と
第２の制御信号を送信するための１つの出力端子を備え
た第２の多重変換器と、 予め決められた１つの積項論理信号を受信するための第
１と第２の多重変換器の第２の入力端子と、 前記予め決められた積項論理信号と前記第１の予め決め
られた論理信号の選択された信号を第１の制御信号とし
て送信する前記第１の多重変換器を制御する手段と、 前記予め決められた積項論理信号と前記第２の予め決め
られた論理信号の内選択された信号を前記第２の制御信
号として送信するための前記第２の多重変換器を制御す
る手段とを備えたことを特徴とする前記プログラム可能
な集積論理装置。 - 【請求項７】 プログラム可能な集積論理装置であっ
て、 各積項に対応する積項論理信号を送信する複数の
積項ラインを備えたプログラム可能な配列と、 前記積
項信号の対応す部分集合を受信するための前記積項信号
ラインの部分集合と接続する複数の入力端子と、前記積
項の部分集合の予め決められた論理的組合わせである組
合わされた論理信号を送信するための１つの出力端子を
備えた組合わせ論理手段と、 前記積項信号の対応する信号を受信するため前記積項信
号の部分集合の予め決められた１つと接続される第１の
入力端子と、予め決められた論理信号を受信するために
接続された第２の入力端子を含む少なくとも２つの入力
端子と、前記論理手段の前記入力端子の１つと接続され
る１つの出力端子を備えた多重変換器と、 前記予め決められた積項信号と前記予め決められた論理
信号の内の１つを前記論理手段の入力として選択するた
めの前記多重変換器制御手段であって、前記予め決めら
れた積項信号が前記論理手段の入力信号に選択的に含ま
れる前記多重変換器制御手段とを備えたことを特徴とす
る前記プログラム可能な集積論理装置。 - 【請求項８】 前記組合わせ論理手段が論理和ゲート
を含み前記予め決められた論理信号が論理的に０の信号
であることを特徴とする特許請求の範囲第７項記載の装
置。 - 【請求項９】 プログラム可能な集積論理装置であっ
て、 各積項に対応する論理信号を送信する複数の積項
ラインを含むプログラム可能な配列と、 前記入力信号の予め決められた論理的組合わせである論
理信号を送信するために前記積項論理信号の内の予め決
められた１つの信号を除く全ての入力信号を受信するた
めに接続された組合わせ論理手段と、 前記予め決められた積項論理信号を前記論理手段機能か
ら選択的に除外するために、前記予め決められた積項ラ
インに対応する論理信号を前記論理手段の入力として選
択的に送信するために前記予め決められた積項論理信号
を受信するために接続された選択手段とを備えたことを
特徴とする前記プログラム可能な集積論理装置。 - 【請求項１０】 出力アーキテクチア制御ビットをプ
ログラムする手段を含み前記選択手段が前記出力アーキ
テクチア制御ビットに応答することを特徴とする特許請
求の範囲第９項記載の装置。 - 【請求項１１】 論理信号を導通させるために複数の
入力ラインと複数の出力ラインを備えた論理回路と、 論理信号の出力と入力のための複数の装置端子と、 前記装置の第１の端子と接続され前記装置の第１の端子
に存在する第１の論理信号を受信するための第１の入力
と、前記装置の第２の端子と接続され前記装置の第２の
端子に存在する第２の論理信号を受信するための第２の
入力とを含む少なくとも２つの入力と１つの出力端子を
備えた多重変換器と、 前記多重変換器がその出力端子において前記第１と前記
第２の論理信号の内の選択された一方の信号をフィード
バック論理信号として送信するために前記多重変換器を
制御する手段と、 前記フィードバック論理信号を前記論理回路入力ライン
の少なくとも１つと接続するための手段とを備えたこと
を特徴とする集積論理装置。 - 【請求項１２】 出力アーキテクチア制御ビットをプ
ログラムする手段を更に含み、前記多重変換器を制御す
る手段が前記出力アーキテクチア制御ビットに応答する
ことを特徴とする特許請求の範囲第１１項記載の集積論
理装置。 - 【請求項１３】 前記論理回路がプログラム可能な配
列を備え前記入力ラインが前記配列に接続され前記フィ
ードバック論理信号が予め決められた１つの前記入力ラ
インと接続されることを特徴とする特許請求の範囲第１
１項記載の集積論理装置。 - 【請求項１４】 予め決められた前記論理回路出力信
号の１つを前記装置の選択された１つの端子と接続する
ための手段を備えたことを特徴とする特許請求の範囲第
１１項記載の集積論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/707,662 US4761768A (en) | 1985-03-04 | 1985-03-04 | Programmable logic device |
| US707,662 | 1985-03-04 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4817986A Division JP2607470B2 (ja) | 1985-03-04 | 1986-03-04 | プログラム可能な論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774621A true JPH0774621A (ja) | 1995-03-17 |
| JP2934149B2 JP2934149B2 (ja) | 1999-08-16 |
Family
ID=24842619
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4817986A Expired - Lifetime JP2607470B2 (ja) | 1985-03-04 | 1986-03-04 | プログラム可能な論理装置 |
| JP8092094A Expired - Lifetime JP2934149B2 (ja) | 1985-03-04 | 1994-03-28 | プログラム可能な集積論理装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4817986A Expired - Lifetime JP2607470B2 (ja) | 1985-03-04 | 1986-03-04 | プログラム可能な論理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4761768A (ja) |
| EP (2) | EP0523817B1 (ja) |
| JP (2) | JP2607470B2 (ja) |
| DE (2) | DE3650598T2 (ja) |
Families Citing this family (119)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3650598T2 (de) | 1997-09-11 |
| EP0523817B1 (en) | 1997-01-29 |
| EP0196771A3 (en) | 1987-12-16 |
| DE3650598D1 (de) | 1997-03-13 |
| EP0196771A2 (en) | 1986-10-08 |
| JPS61216520A (ja) | 1986-09-26 |
| EP0523817A3 (ja) | 1994-03-16 |
| DE3688472D1 (de) | 1993-07-01 |
| DE3688472T2 (de) | 1994-01-05 |
| JP2934149B2 (ja) | 1999-08-16 |
| JP2607470B2 (ja) | 1997-05-07 |
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| EP0523817A2 (en) | 1993-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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