JPH0774627A - Ｐｌｏ回路 - Google Patents
Ｐｌｏ回路Info
- Publication number
- JPH0774627A JPH0774627A JP5190712A JP19071293A JPH0774627A JP H0774627 A JPH0774627 A JP H0774627A JP 5190712 A JP5190712 A JP 5190712A JP 19071293 A JP19071293 A JP 19071293A JP H0774627 A JPH0774627 A JP H0774627A
- Authority
- JP
- Japan
- Prior art keywords
- input
- plo
- microcontroller
- phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】位相引込時間の短縮のために高度な制御を行
い、高性能のＰＬＯ回路を提供することを目的とする。 【構成】位相同期ループが不揮発メモリに蓄積された情
報に基づき動作するマイクロコントローラにて制御され
るＰＬＯ回路の位相比較器に入力する２つの入力周波数
の差を前記マイクロコントローラによって計測し、該計
測値に基づいてＰＬＯの位相同期ループの位相引込制御
を行う。
い、高性能のＰＬＯ回路を提供することを目的とする。 【構成】位相同期ループが不揮発メモリに蓄積された情
報に基づき動作するマイクロコントローラにて制御され
るＰＬＯ回路の位相比較器に入力する２つの入力周波数
の差を前記マイクロコントローラによって計測し、該計
測値に基づいてＰＬＯの位相同期ループの位相引込制御
を行う。
Description
【０００１】
【産業上の利用分野】本発明はデジタル通信システム等
に用いられる位相同期発振器の構成に関する。
に用いられる位相同期発振器の構成に関する。
【０００２】
【従来技術】網同期デジタル通信システムにおいて、入
力周波数に同期した複数の周波数を生成するために位相
同期発振器（Phase Locked Oscirator：ＰＬＯ）が用い
られている。一般に位相同期発振器は図４に示すように
基準周波数を発振するためのＶＣＯ、分周器、位相弁別
器及び積分器等からなり、また従来より分周器、位相弁
別器等のロジック部分にはプログラム可能な論理デバイ
ス（Programmable Logic Device：以下、ＰＬＤと記
す）が用いられており、積分器はアナログ回路を用いて
構成するのが一般的である。したがって、高いジッタ抑
圧度のＰＬＯを得ようとすれば、積分の時定数は必然的
に大きくなり、同期に至るまでの時間、即ち、ＰＬＬの
ロック時間が長くなると云う問題点が生じる。例えば、
入出力周波数が８ｋＨｚの一般的なＰＬＯに対するロッ
ク時間の要求は１秒以内であり、この要求を満足するに
はより高度な引込制御をＰＬＤ又はマイクロコントロー
ラで付加することが望ましい。しかしながら、一般に市
販されているＰＬＤのロジック回路は専らカウンタ機能
に占有されてしまうため、前述したような高度な制御を
従来のＰＬＤに担わせることは困難であるという問題点
があった。
力周波数に同期した複数の周波数を生成するために位相
同期発振器（Phase Locked Oscirator：ＰＬＯ）が用い
られている。一般に位相同期発振器は図４に示すように
基準周波数を発振するためのＶＣＯ、分周器、位相弁別
器及び積分器等からなり、また従来より分周器、位相弁
別器等のロジック部分にはプログラム可能な論理デバイ
ス（Programmable Logic Device：以下、ＰＬＤと記
す）が用いられており、積分器はアナログ回路を用いて
構成するのが一般的である。したがって、高いジッタ抑
圧度のＰＬＯを得ようとすれば、積分の時定数は必然的
に大きくなり、同期に至るまでの時間、即ち、ＰＬＬの
ロック時間が長くなると云う問題点が生じる。例えば、
入出力周波数が８ｋＨｚの一般的なＰＬＯに対するロッ
ク時間の要求は１秒以内であり、この要求を満足するに
はより高度な引込制御をＰＬＤ又はマイクロコントロー
ラで付加することが望ましい。しかしながら、一般に市
販されているＰＬＤのロジック回路は専らカウンタ機能
に占有されてしまうため、前述したような高度な制御を
従来のＰＬＤに担わせることは困難であるという問題点
があった。
【発明の目的】本発明は上述したごとき従来の問題点に
鑑みなされたものであって、位相引込時間の短縮のため
に高度な制御を行い、高性能のＰＬＯ回路を提供するこ
とを目的とする。
鑑みなされたものであって、位相引込時間の短縮のため
に高度な制御を行い、高性能のＰＬＯ回路を提供するこ
とを目的とする。
【発明の概要】この目的を達成するために、本発明にか
かる位相同期発振回路は、位相同期ループが不揮発メモ
リに蓄積された情報に基づき動作するマイクロコントロ
ーラにて制御されるＰＬＯ回路であって、位相比較器に
入力する２つの入力周波数の差を前記マイクロコントロ
ーラによって計測し、該計測値に基づいてＰＬＯの位相
同期ループの位相引込制御を行ったことを特徴とする。
かる位相同期発振回路は、位相同期ループが不揮発メモ
リに蓄積された情報に基づき動作するマイクロコントロ
ーラにて制御されるＰＬＯ回路であって、位相比較器に
入力する２つの入力周波数の差を前記マイクロコントロ
ーラによって計測し、該計測値に基づいてＰＬＯの位相
同期ループの位相引込制御を行ったことを特徴とする。
【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１は本発明に係るＰＬＯ回路の一
実施例を示すブロック図であって、同図において１は電
圧制御発振器、２は積分器、３は位相比較器、４は可変
分周器、５はマイクロコントローラ、６は不揮発性メモ
リである。このように構成したＰＬＯ回路において、不
揮発メモリ６に所望のプログラムを記憶させ、該プログ
ラムにしたがってマイクロコントローラ５を制御し可変
分周器４における分周比を所望の値に設定することによ
り、任意の組合せの出力信号を得ることができる。更に
位相比較器３に入力する入力周波数及び前記可変分周器
４のカウンタの値、即ち、ＰＬＯ回路の入出力をデジタ
ル信号としてマイクロコントローラー５に取り込み、該
ＰＬＯ回路の入出力の位相差或いは周波数差をソフトウ
ェアにより計測し、位相引込の開始にあたってはマイク
ロコントローラー５により計測されたＰＬＯ回路の入出
力の周波数差に基づいてＰＬＬの初期化を行なう。即
ち、ＰＬＯ回路の入出力の周波数差に基づいてマイクロ
コントローラー５より積分器２に与える制御信号の初期
値を設定し、また、電圧制御発振器１への固定バイアス
電圧を印加することにより従来のＰＬＬと比較して格段
に短いロック時間でＰＬＬをロックの状態にすることが
できる。図２は本発明に係るＰＬＯ回路における周波数
計測原理の一例を説明するための図であって、マイクロ
コントローラー５は位相比較器３に入力する２信号を入
力することにより周波数差を計測する。例えば、時間ｔ
１において入力信号の時間差がΔｔ１であって、更に所
定時間経過後、時間ｔ２において入力信号の時間差がΔ
ｔ２であった場合、２つの周波数差は
を詳細に説明する。図１は本発明に係るＰＬＯ回路の一
実施例を示すブロック図であって、同図において１は電
圧制御発振器、２は積分器、３は位相比較器、４は可変
分周器、５はマイクロコントローラ、６は不揮発性メモ
リである。このように構成したＰＬＯ回路において、不
揮発メモリ６に所望のプログラムを記憶させ、該プログ
ラムにしたがってマイクロコントローラ５を制御し可変
分周器４における分周比を所望の値に設定することによ
り、任意の組合せの出力信号を得ることができる。更に
位相比較器３に入力する入力周波数及び前記可変分周器
４のカウンタの値、即ち、ＰＬＯ回路の入出力をデジタ
ル信号としてマイクロコントローラー５に取り込み、該
ＰＬＯ回路の入出力の位相差或いは周波数差をソフトウ
ェアにより計測し、位相引込の開始にあたってはマイク
ロコントローラー５により計測されたＰＬＯ回路の入出
力の周波数差に基づいてＰＬＬの初期化を行なう。即
ち、ＰＬＯ回路の入出力の周波数差に基づいてマイクロ
コントローラー５より積分器２に与える制御信号の初期
値を設定し、また、電圧制御発振器１への固定バイアス
電圧を印加することにより従来のＰＬＬと比較して格段
に短いロック時間でＰＬＬをロックの状態にすることが
できる。図２は本発明に係るＰＬＯ回路における周波数
計測原理の一例を説明するための図であって、マイクロ
コントローラー５は位相比較器３に入力する２信号を入
力することにより周波数差を計測する。例えば、時間ｔ
１において入力信号の時間差がΔｔ１であって、更に所
定時間経過後、時間ｔ２において入力信号の時間差がΔ
ｔ２であった場合、２つの周波数差は
【数１】 で表すことができる。ここで比較周波数は固定であり、
例えば一般的なＰＬＯの比較周波数は８ｋＨｚ又は６４
ｋＨｚである。また、入力信号の時間差Δｔの測定はマ
イクロコントローラによる時間測定の一般的な手法、つ
まり、割り込みや内蔵カウンタ／タイマにより行うこと
ができる。したがって、時間差Δｔを測定することによ
り周波数差Δｆ／ｆを算出し、該周波数差を補正するた
めの信号を積分器或いは電圧制御発振器に印加し、迅速
にＰＬＬをロックするように作動させることができる。
また、周波数差を測定する他の方法としては、入力１の
状態変化を検出した後に入力２の状態変化が発生するま
での時間差をソフトウェア等を用いてカウントする方法
がある。図３は時間差をカウントする方法を説明した図
であって、マイクロコントローラは入力の状態変化点
（ｔ＝ｔ１）において分周器のカウンタ値（ｎ＝ｎ１）
を読み込み、所定時間経過後、入力の状態変化点（ｔ＝
ｔ２）において再び分周器のカウンタ値（ｎ＝ｎ２）を
読み込む。この場合、２入力の周波数差は、
例えば一般的なＰＬＯの比較周波数は８ｋＨｚ又は６４
ｋＨｚである。また、入力信号の時間差Δｔの測定はマ
イクロコントローラによる時間測定の一般的な手法、つ
まり、割り込みや内蔵カウンタ／タイマにより行うこと
ができる。したがって、時間差Δｔを測定することによ
り周波数差Δｆ／ｆを算出し、該周波数差を補正するた
めの信号を積分器或いは電圧制御発振器に印加し、迅速
にＰＬＬをロックするように作動させることができる。
また、周波数差を測定する他の方法としては、入力１の
状態変化を検出した後に入力２の状態変化が発生するま
での時間差をソフトウェア等を用いてカウントする方法
がある。図３は時間差をカウントする方法を説明した図
であって、マイクロコントローラは入力の状態変化点
（ｔ＝ｔ１）において分周器のカウンタ値（ｎ＝ｎ１）
を読み込み、所定時間経過後、入力の状態変化点（ｔ＝
ｔ２）において再び分周器のカウンタ値（ｎ＝ｎ２）を
読み込む。この場合、２入力の周波数差は、
【数２】 で算出することができるため、前述した方法と同様に算
出した周波数差に基づいて積分器及び電圧制御発振器に
印加する制御信号を調整すればＰＬＬの位相引込を瞬時
に行うことが可能となる。尚、近年、ＲＩＳＣタイプの
高速のマイクロコントローラが安価に入手可能であるた
め、高い比較周波数であっても実用上十分な計測が可能
であり、例えば、１命令実行時間が０．２μｓ、数え上
げのループが３命令実行時間とすれば、６４ｋＨｚの比
較周波数に対しては約１／２６の分解能が得られ、上述
したようなＰＬＬの初期化においては１／１０程度の分
解能で実用上は十分である。また、一般に可変分周器の
入力周波数はマイクロコントローラの１命令実行サイク
ル周波数より大きいため前者の方法と比較して更に分解
能を上げることが可能である。尚、上記説明においては
ＰＬＬの初期化について例を上げて説明したが、これに
限定するものではなく、例えば、上記計測方法を用いて
同期外れの監視に適用することができることは自明であ
る。また、本実施例では図１において破線にて囲った部
分、即ち、位相比較器３、可変分周器４、マイクロコン
トローラ５及び不揮発メモリ６をＬＳＩチップにより構
成し、前記積分器２はアナログ回路で構成したものを示
しているが、マイクロコントローラのソフトウエア上で
積分器をデジタル的に構成することも可能である。
出した周波数差に基づいて積分器及び電圧制御発振器に
印加する制御信号を調整すればＰＬＬの位相引込を瞬時
に行うことが可能となる。尚、近年、ＲＩＳＣタイプの
高速のマイクロコントローラが安価に入手可能であるた
め、高い比較周波数であっても実用上十分な計測が可能
であり、例えば、１命令実行時間が０．２μｓ、数え上
げのループが３命令実行時間とすれば、６４ｋＨｚの比
較周波数に対しては約１／２６の分解能が得られ、上述
したようなＰＬＬの初期化においては１／１０程度の分
解能で実用上は十分である。また、一般に可変分周器の
入力周波数はマイクロコントローラの１命令実行サイク
ル周波数より大きいため前者の方法と比較して更に分解
能を上げることが可能である。尚、上記説明においては
ＰＬＬの初期化について例を上げて説明したが、これに
限定するものではなく、例えば、上記計測方法を用いて
同期外れの監視に適用することができることは自明であ
る。また、本実施例では図１において破線にて囲った部
分、即ち、位相比較器３、可変分周器４、マイクロコン
トローラ５及び不揮発メモリ６をＬＳＩチップにより構
成し、前記積分器２はアナログ回路で構成したものを示
しているが、マイクロコントローラのソフトウエア上で
積分器をデジタル的に構成することも可能である。
【発明の効果】本発明は上述したように構成し、且つ機
能するものであるから、マイクロコントローラを使用す
るＰＬＯに於いて、位相比較器に入力する信号をマイク
ロコントローラに取り込み、該取り込んだ信号に基づい
て入力周波数差を求め、該入力周波数差に応じて積分器
及び電圧制御比較器を制御するため、高価な部品或いは
装置を用いることなく高度な位相引込或いは監視を行う
上で著しい高価を発揮する。
能するものであるから、マイクロコントローラを使用す
るＰＬＯに於いて、位相比較器に入力する信号をマイク
ロコントローラに取り込み、該取り込んだ信号に基づい
て入力周波数差を求め、該入力周波数差に応じて積分器
及び電圧制御比較器を制御するため、高価な部品或いは
装置を用いることなく高度な位相引込或いは監視を行う
上で著しい高価を発揮する。
【図１】本発明に係るＰＬＯ回路の一実施例を示すブロ
ック図
ック図
【図２】本発明に係るＰＬＯ回路における周波数計測原
理の一例を説明するための図。
理の一例を説明するための図。
【図３】本発明に係るＰＬＯ回路における時間差をカウ
ントする方法を説明した図。
ントする方法を説明した図。
【図４】一般的な位相同期発振器の構成ブロック図。
１‥‥電圧制御発振器、 ２‥‥積分器、３‥‥位相
比較器、４‥‥可変分周器、 ５‥‥マイクロコント
ローラ、６‥‥不揮発メモリ
比較器、４‥‥可変分周器、 ５‥‥マイクロコント
ローラ、６‥‥不揮発メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/08 Ａ
Claims (2)
- 【請求項１】位相同期ループが不揮発メモリに蓄積され
た情報に基づき動作するマイクロコントローラにて制御
されるＰＬＯ回路であって、 位相比較器に入力する２つの入力周波数の差を前記マイ
クロコントローラによって計測し、該計測値に基づいて
ＰＬＯの位相同期ループの位相引込制御を行ったことを
特徴とするＰＬＯ回路。 - 【請求項２】前記マイクロコントローラが位相比較器に
入力する２つの入力周波数をそれぞれ１ビットの情報と
して取り込むことが可能なものであって、２つの入力周
波数の位相差をマイクロコントローラのカウント機能を
用いて計測したことを特徴とする請求項１記載のＰＬＯ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190712A JPH0774627A (ja) | 1993-07-01 | 1993-07-01 | Ｐｌｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190712A JPH0774627A (ja) | 1993-07-01 | 1993-07-01 | Ｐｌｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774627A true JPH0774627A (ja) | 1995-03-17 |
Family
ID=16262578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5190712A Pending JPH0774627A (ja) | 1993-07-01 | 1993-07-01 | Ｐｌｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774627A (ja) |
-
1993
- 1993-07-01 JP JP5190712A patent/JPH0774627A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11514511A (ja) | 周波数シンセサイザにおいて電圧制御発振器の同調範囲を制御する方法および装置 | |
| JP2004056409A (ja) | 分数分周器を用いた位相同期ループ回路 | |
| JP3331115B2 (ja) | 周波数位相同期回路 | |
| JPH088738A (ja) | Ｐｌｌ回路装置 | |
| KR100709518B1 (ko) | 위상 동기 루프 회로 | |
| JP3523362B2 (ja) | クロック回路及びこれを用いたプロセッサ | |
| JPS59110227A (ja) | 可変周波数クロツク発生器 | |
| JPH0774627A (ja) | Ｐｌｏ回路 | |
| EP1170869A2 (en) | Method and arrangement for setting a frequency | |
| JPH0795687B2 (ja) | 周波数シンセサイザ | |
| JPH0783262B2 (ja) | シンセサイザ装置 | |
| JP2531269B2 (ja) | 同期検出方式 | |
| JPH08274629A (ja) | ディジタルｐｌｌ回路 | |
| JP2808967B2 (ja) | クロックホールドオーバ回路 | |
| US6285260B1 (en) | Phase-locked loop having circuit for synchronizing starting points of two counters | |
| US5867545A (en) | Phase-locked loop circuit | |
| JPS60249429A (ja) | 位相同期回路 | |
| JP3005549B1 (ja) | Ｐｌｌ回路及びそのｐｌｌ同期方法 | |
| JP3263200B2 (ja) | 同期信号生成回路及び分周回路 | |
| JP3090790B2 (ja) | 位相同期発振器 | |
| JP2592675B2 (ja) | フェーズロックループ回路調整方法 | |
| JPS6327477Y2 (ja) | ||
| JP2911276B2 (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| KR101543378B1 (ko) | 다중 위상 동기 루프 회로 구조의 주파수 합성 장치 및 이의 동작 방법 | |
| JPS6348016A (ja) | 周波数シンセサイザ |