JPH0774818B2 - テスターのタイミング信号発生回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、テスターのタイミング信号発生回路に関
し、特に、IC検査のためのテスト波形パターンの発生な
ど、複数のICテストピンにそれぞれの波形パターンを発
生するテスターのパターン発生システムにおけるタイミ
ング信号発生回路に関する。

［従来の技術］ IC検査システムでは、ICの性能，機能試験を行うために
それに必要な複数ビットのテスト波形パターンを、テス
トパターンプログラム等に従って自動的に発生させる。
そのため、従来のパターン発生システムにおいては、パ
ターン発生器から得られるパターンデータとタイミング
信号発生回路により作られた多数の位相をもった位相ク
ロック信号とのそれぞれのうちから、ICのピンごとに必
要なものをそれぞれ選択して合成し、所定の波形パター
ンを生成することが行われ、生成したテストパターンを
ドライブ回路に送り、その出力をレベル変換して所定の
ICピンに供給する方法が採られている。

この場合の位相クロック信号は、通常、テストパターン
の立上がり及び立下がりタイミングを決定するものとし
て使用されていて、タイミング信号発生回路は、テスト
周期に対応する周期で多数の異なる位相のクロック信号
（位相クロック信号）をそれぞれの位相クロック出力端
子に発生する。

このような位相クロック信号は、一般に、基準クロック
信号をあらかじめ設定されているタイミングデータ分だ
けカウントして発生することになるが、基準クロックの
分解能以下の範囲で微小時間を付加して位相クロック信
号を発生させ、そのタイミングを調整するような場合に
は、基準クロック信号をカウントして得たクロック信号
を例えば遅延素子マトリックスの遅延回路に加えて、必
要となる遅延時間の出力を選択することで目的とする位
相クロック信号を得ている。また、位相クロック信号を
高い周波数の基準クロック信号に同期させてその分解能
で出力させる場合には、所定の位相まで遅延させたクロ
ック信号を基準クロック信号と同期させて出力するよう
にしている。

［解決しようとする課題］ 前記のような方式にあっては、タイミング精度が遅延素
子群の個々の遅延素子の精度により決定されてしまうた
めに精度の高い遅延素子の選択が必要となる欠点があ
る。また、遅延素子が温度，湿度等の使用環境により影
響を受け、遅延誤差が生じ、選択された遅延時間が相違
するとその誤差も相違するため、それがタイミング発生
器の精度を劣化させる原因となっている。

この発明の目的は、このような従来技術の問題点を解決
するものであって、使用環境に影響されることなく、精
度の高い遅延時間を設定して正確なタイミングでタイミ
ングクロック信号を発生することができるテスターのタ
イミング信号発生回路を提供することを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のテスターの
タイミング信号発生回路の特徴は、基準クロック信号発
生回路と、この基準クロック信号発生回路からの基準ク
ロック信号を分周する分周回路を介して分周して得たク
ロック信号をパルス信号として発生し又は基準クロック
信号を受けて所定の周期のパルス信号を発生するパルス
発生回路と、このパルス発生回路から周期的なパルス信
号を受け、パルス信号の周期より短い遅延時間を設定す
る、外部から与えられる設定値に応じてこの設定値に対
応する時間だけ受けたパルス信号を遅延させる第１の遅
延回路と、選択されたテスターの使用環境において使用
環境に対応する時間補正を行うための遅延時間について
のデータに前記の設定値を変換する変換手段を有してい
て前記の設定値を受けてデータに応じて第１の遅延回路
から得られるパルス信号を第１の遅延回路の遅延時間よ
り短い遅延時間において遅延させる第２の遅延回路とを
備えていて、第２の遅延回路からタイミングロック信号
を得るものである。

［作用］ このように、第１及び第２の遅延回路を設けて、基準ク
ロック信号の分解能以下の範囲で微小時間を付加してタ
イミング調整をするために第１の遅延回路により基準ク
ロック信号をカウントして得たクロック信号を設定デー
タに対応させて遅延させ、この遅延クロック信号をさら
に第２の遅延回路に加えて第２の遅延回路で使用環境に
応じて設定される遅延時間に従って第１の遅延回路の遅
延時間以下の範囲においてそれを補正するように遅延さ
せることで、テスターの使用環境に応じた補正が第２の
遅延回路の設定値に対応して同時に自動的に設定でき
る。この場合の遅延補正は、設置値から補正データを発
生するものであるので、設定値が異なれば異なる補正デ
ータを発生させることができる。タイミング信号発生回
路の構成は、前記したように３段階になっていて、遅延
調整が２段階になっており、それぞれのタイミング時間
の割当てに応じて最終遅延回路の遅延量が決定されるの
で、温度変化に応じて単純増加あるいは減少的に第２の
遅延回路の遅延時間を決定できない。しかし、前記のよ
うに変換手段を設けておけば、例えば、設定値の大きい
順に遅延量が順次小さくなる遅延データや、逆に設定値
の大きい順に遅延量が順次大きくなる遅延データ、そし
て、設定値の値の変化とは無関係に、任意にそれぞれの
設定値と遅延量とを個々に対応させて使用環境に応じた
データを個別に発生させることができる。

すなわち、第２の遅延回路に設けられた変換手段の内容
を選択的に設定することで第２の遅延回路の遅延量を第
１の遅延回路の遅延量設置値との組合せでかつ個別に自
由に設定でき、前段のパルス発生回路のパルスの周期や
第１の遅延回路に設定される遅延時間に応じて第２の遅
延回路の遅延時間を決定できる。

そこで、テスターの使用環境に応じて変換手段の内容を
書換えれば、第１の遅延回路の遅延量設定値に合わせ
て、これに応じて設定される全体としてのタイミング発
生時間を使用環境に対応させたものとすることが可能に
なる。テスターの使用環境に影響されることなく、正確
なタイミングクロック信号を発生させることができる。

［実施例］ 以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のテスターのタイミング信号発生回
路の一実施例のブロック図である。

第１図において、１は、タイミング信号発生回路であっ
て、カウントクロック発生部２と、タイミングクロック
発生部３、そして位相補正部４とから構成されている。

カウントクロック発生部２は、基準クロック信号発生回
路21と、この回路から出力される基準クロック信号を分
周する分周回路22とで構成されていて、分周回路22は、
基準クロック信号発生回路21から基準クロック信号を受
けて、これをタイミングカウントの基準となるクロック
信号の周期になるように整数倍の周期（整数分の１の周
波数）のタイミングカウントクロック信号にまで低減す
る。この分周回路22により低減されたクロック信号（カ
ウンタクロック信号22a）は、次に、タイミングクロッ
ク発生部３に送出される。

タイミングクロック発生部３は、レート信号を発生する
ためにタイミングカウントクロック信号をカウントする
タイミングカウント回路31aと、位相クロック信号を発
生するためにタイミングカウントクロック信号をカウン
トするタイミングカウント回路31b,31c,・・・と、これ
ら各タイミングカウント回路31a,31b,31c,・・・に対応
してそれぞれ設けられ、これらからそれぞれ出力パルス
信号を受ける遅延回路マトリックス32a,32b,32c,・・
・、そして各タイミングカウント回路31a,31b,31c,・・
・と遅延回路マトリックス32a,32b,32c,・・・に対応し
て設けられ、これらに設定するタイミングデータを記憶
するデータメモリ33a,33b,33c,・・・とから構成されて
いる。

ここで、各タイミングカウント回路31a,31b,31c・・・
は、それぞれ外部から起動信号を受けて、分周回路22か
ら送出された、タイミングをカウントする基準なる周期
を持ったタイミングカウントクロック信号をカウント
し、パルス発生周期についての周期設定値Na₁，Nb₁，Nc
₁，・・・をそれぞれが対応して受けてそれぞれに対応
する周期のパルス信号を発生するものであって、例え
ば、内部にレジスタとプリセットカウンタ等とを有して
いる。そして、前記の各周期設定値がそれぞれのレジス
タに設定されたとき、設定された値が前記のプリセット
カウンタにセットされ、これが分周回路22からのタイミ
ングカウントクロック信号でカウントされ、カウントが
終了するごとにパルス信号を発生し、前記レジスタの値
が再設定されて各周期設定値Na₁，Nb₁，Nc₁，・・・に
対応した周期的なパルス信号を、タイミングカウント回
路31aではレートパルス信号として順次発生し、タイミ
ングカウント回路31b,31c・・・では位相クロック信号
として順次発生する。なお、データメモリ33a,33b,33c,
・・・にそれぞれ設定される周期設定値Na₁，Nb₁，N
c₁，・・・は、パターン発生器７からリアルタイムでRT
TC信号（リアルタイムタイミングコントロール信号）と
して与えられる。また、データメモリ33aから戻る信号2
2bはカウンタプリセット信号である。

各タイミングカウント回路から得られる周期的なパルス
信号は、次に遅延回路マトリックス32a,32b,32c,・・・
にそれぞれ入力される。各遅延回路マトリックス32a,32
b,33c,・・・は、基準クロックの分解能以下の時間を付
加して、レートパルス信号或いは位相クロック信号の発
生タイミングを調整する回路であって、例えば、数十ns
〜数百ns程度の周期で発生するパルス信号に対して1ns
単位で1ns〜10ns範囲の程度の遅延時間が選択でき、時
間調整が可能なものである。

各遅延回路マトリックスの遅延時間の選択は、前記の周
期選択と同様にデータメモリ33a,33b,33c,・・・に与え
られる遅延時間についてのタイミング設定値Na₂，Nb₂，
Nc₂，・・・の値により行われる。そこで、それぞれの
遅延回路マトリックスは、前記の各タイミング設定値を
それぞれ対応して受けてそれに対応する遅延時間をタイ
ミングカウント回路から受けた周期的なパルス信号に与
える。

このようにして各遅延回路マトリックスにより適切な値
に遅延されたレートパルス信号，各位相クロック信号
は、次に位相補正部４の各遅延補正回路41a,41b,41c,・
・・に送出される。なお、タイミング設定値Na₂，Nb₂，
Nc₂，・・・は、周期設定値と同時にパターン発生器７
からリアルタイムで各データメモリに設定される。

位相補正部４は、遅延補正回路41a,41b,41c,・・・と、
これら遅延補正回路に対応して設けられた補正データメ
モリ42a,42b,42c,・・・とからなり、補正データメモリ
42a,42b,42c,・・・から得られる補正データを各遅延補
正回路が受けて、遅延回路マトリックスから受けたパル
ス信号を、例えば、0.2ns単位で0.1ns〜1nsの範囲で選
択的に遅延させて出力する。

ここで、各補正データメモリ42a,42b,42c,・・・には、
テスターのコントローラとしてのCPU5のメモリ６側から
CPU5によりテスト開始前に使用環境に対応してあらかじ
め選択された変換テーブルが転送されたセットされてい
る。この変換テーブルは、タイミング設定値からタイミ
ング設定値に対応する補正値データを得る変換テーブル
であって、前記の1ns単位で1ns〜10nsの遅延時間の範囲
から選択されたある１つのタイミング設定値が与えられ
たときに、これに対応してそれを前記の0.2ns単位で0.1
ns〜1nsの範囲で選択したある１つの遅延時間を選択す
る補正値データを発生する。そしてこの場合の変換関係
がテスターの温度，湿度等の使用条件によって決定され
ている。

そこで補正データメモリ42a,42b,42c,・・・は、それぞ
れリアルタイムでRTTC信号として周期設定値とともに与
えられる遅延時間を付加するタイミング設定値Na₂，N
b₂，Nc₂，・・・をデータメモリ33a,33b,33c,・・・か
ら受けて、これら各タイミング設定値をそれぞれ0.1ns
〜1nsの範囲で選択されたそのときの使用環境に応じた
適切な遅延時間補正値データに変換して遅延補正回路42
a,42b,42c,・・・にそれぞれ送出する。その結果、デー
タメモリ33a,33b,33c,・・・与えられる遅延時間につい
てのタイミング設定値Na₂，Nb₂，Nc₂，・・・に応じ
て、リアルタイムで補正データが補正データメモリ42a,
42b,42c,・・・から各遅延補正回路42a,42b,42c,・・・
に与えられ、各遅延補正回路42a,42b,42c,・・・から使
用環境に応じて微細に時間補正がなされたレートパルス
信号及び各位相クロック信号が得られ、正確なタイミン
グで位相補正部４からこれらタイミングクロック信号が
出力される。

なお、以上の場合、レートパルス信号，各位相クロック
信号等のタイミングクロック信号は、発生したいタイミ
ングが遅延回路マトリックスと遅延補正回路の遅延時間
との合計遅延時間とタイミングカウント回路で発生する
パルスの発生タイミング時間とを加えた形となるよう
に、１つ前の回路、すなわち、遅延補正回路に対しては
遅延回路マトリックス、遅延回路マトリックスに対して
タイミングカウント回路の各回路、これらの回路では、
それぞれトータルの発生タイミング時点から後段で付加
する遅延時間を引いた時間に合わせるために、発生パル
ス信号の発生タイミングを時間的に付加する遅延時間よ
り前になるように設定しておくものである。

以上の構成を採ることにより、温度や湿度などの使用環
境に応じた時間補正データをタイミング設定値で選択で
きるようにして、これを補正データメモリの内容として
おけば、その内容さえ変えれば、その都度使用環境に応
じた遅延時間を持つ変換データが補正データメモリにセ
ットできる。したがって、そのときどきの環境に応じて
レートパルス信号，各位相クロック信号等のタイミング
クロック信号を正確なタイミングで発生させることがで
きる。

なお、CPU側のメモリから補正データメモリにセットさ
れる変換データの内容は、実験的に使用環境ごとに求め
ておくことで得られるが、テスターが置かれている環境
に合わせて各種のタイミングクロック信号の遅延時間を
測定して、それが正しくなるように、データメモリ側の
設定値と合わせて変換データ値を決定するようにするこ
とができる。また、使用環境が一定したものであれば、
補正データメモリの内容を固定値とすることができるの
で、ROM等によるメモリの変換テーブルを設けてもよ
い。さらに、これらの変換はテーブルにより変換する場
合に限定されない。

実施例では、分周回路により基準クロック信号を分周し
てタイミングカウントクロック信号を発生しているが、
分周回路により分周することなく、基準クロック信号を
直接タイミングカウントクロック信号としてタイミング
カウント回路でカウントするようにしてもよいことはも
ちろんである。したがって、分周回路は必ずしも必要で
はない。

［発明の効果］ 以上の説明から説明できるように、この発明にあって
は、第１及び第２の遅延回路を設けて、基準クロック信
号の分解能以下の範囲で微小時間を付加してタイミング
調整をするために第１の遅延回路により基準クロック信
号をカウントして得たクロック信号を設定データに対応
させて遅延させ、この遅延クロック信号をさらに第２の
遅延回路に加えて第２の遅延回路で使用環境に応じて設
定される遅延時間に従って第１の遅延回路の遅延時間以
下の範囲においてそれを補正するように遅延させること
で、テスターの使用環境に応じた補正が第２の遅延回路
の設定値に対応して同時に自動的に設定できる。この場
合の遅延補正は、設置値から補正データを発生するもの
であるので、設定値が異なれば異なる補正データを発生
させることができる。タイミング信号発生回路の構成
は、前記したように３段階になっていて、遅延調整が２
段階になっており、それぞれのタイミング時間の割当て
に応じて最終遅延回路の遅延量が決定されるので、温度
変化に応じて単純増加あるいは減少的に第２の遅延回路
の遅延時間を決定できない。しかし、前記のように変換
手段を設けておけば、第２の遅延回路に設けられた変換
手段の内容を選択的に設定することで第２の遅延回路の
遅延量を第１の遅延回路の遅延量設置値との組合せでか
つ個別に自由に設定でき、前段のパルス発生回路のパル
スの周期や第１の遅延回路に設定される遅延時間に応じ
て第２の遅延回路の遅延時間を決定できる。

そこで、テスターの使用環境に応じて変換手段の内容を
書換えれば、第１の遅延回路の遅延量設定値に合わせ
て、これに応じて設定される全体としてのタイミング発
生時間を使用環境に対応させたものとすることが可能に
なる。

その結果、テスターの使用環境に影響されることなく、
正確なタイミングクロック信号を発生させることができ
る。

【図面の簡単な説明】

第１図は、この発明のテスターのタイミング信号発生回
路の一実施例のブロック図である。 １……タイミング信号発生回路、 ２……カウントクロック発生部、 ３……タイミングクロック発生部、 ４……位相補正部、５……CPU、６……メモリ、21……
基準クロック信号発生回路、22……分周回路、31a,31b,
31c……タイミングカウント回路、32a,322,32c……遅延
回路マトリックス、33a,33b,33c……データメモリ、41
a,41b,41c……遅延補正回路、42a,42b,42c……補正デー
タメモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準クロック信号発生回路と、この基準ク
   ロック信号発生回路からの基準クロック信号を分周する
   分周回路を介して分周して得たクロック信号をパルス信
   号として発生し又は基準クロック信号を受けて所定の周
   期のパルス信号を発生するパルス発生回路と、このパル
   ス発生回路から周期的な前記パルス信号を受け、前記パ
   ルス信号の周期より短い遅延時間を設定する、外部から
   与えられる設定値に応じてこの設定値に対応する時間だ
   け前記受けたパルス信号を遅延させる第１の遅延回路
   と、選択されたテスターの使用環境において前記使用環
   境に対応する時間補正を行うための遅延時間についての
   データに前記設定値を変換する変換手段を有していて前
   記設定値を受けて前記データに応じて前記第１の遅延回
   路から得られるパルス信号を前記第１の遅延回路の遅延
   時間より短い遅延時間において遅延させる第２の遅延回
   路とを備え、前記第２の遅延回路からタイミングロック
   信号を得ることを特徴とするテスターのタイミング信号
   発生回路。
2. 【請求項２】分周回路を備えていて、この分周回路は前
   記基準クロック信号を分周してタイミングクロック信号
   を発生し、前記パルス発生回路は外部から与えられる、
   周期を設定する周期設定値に応じてこの周期設定値まで
   前記タイミングクロック信号をカウントし、前記変換手
   段は変換テーブルであって前記第２の遅延回路は前記変
   換テーブルを前記データに変換する設定値に応じてアク
   セスして前記データを得ることを特徴とする請求項１記
   載のテスターのタイミング信号発生回路。