JPH11316260A

JPH11316260A - 半導体試験装置

Info

Publication number: JPH11316260A
Application number: JP10256421A
Authority: JP
Inventors: Naoyoshi Watanabe; 直良渡辺
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-03-06
Filing date: 1998-09-10
Publication date: 1999-11-16
Anticipated expiration: 2018-09-10
Also published as: JP4119015B2

Abstract

(57)【要約】【課題】高密度ＣＭＯＳ・ＬＳＩを用いて、タイミン
グ精度が高精度であってコストが非常に安価なピン信号
生成部を有する半導体試験装置。【解決手段】半導体試験装置のパルス波形発生器で
あって、論理データを受けて、パルスを発生する１対
のセット・クロック発生器とリセット・クロック発生器
とのパルスでもって波形制御回路からの試験パターン信
号のタイミングをとり、ＲＳ・ＦＦに与えてテスト信号
の波形を生成し専用のドライバに与える、複数個のテス
ト信号波形整形器と、論理データを受けて、パルスを
発生する１対のドライバ・イネーブル・リーディングパ
ルス発生器と、ドライバ・イネーブル・トレイリングパ
ルス発生器とのパルスをＲＳ・ＦＦに与えて／ＯＥ信号
の波形を生成し、それぞれの可変遅延回路を経て全ての
ドライバの／ＯＥ端子に与える１個の／ＯＥ信号波形整
形器と、で構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高密度ＣＭＯＳ
・ＬＳＩを用いて構成し、タイミング精度が高精度で、
コストが非常に安価なピン信号生成部を有する半導体試
験装置に関する。

【０００２】

【従来の技術】始めに、従来の半導体試験装置について
概略を説明する。図３に半導体試験装置の基本的な構成
図を示す。テストプロセッサ１はテストプログラムに従
って装置全体の制御を行い、テスタ・バスにより各ユニ
ットに制御信号を与える。パターン発生器２はＤＵＴ
（被試験デバイス）９に与える印加パターンとパターン
比較器７に与える期待値パターンを生成する。タイミン
グ発生器３は装置全体のテストタイミングを取るために
タイミングパルス信号を発生して波形整形器４やコンパ
レータ６やパターン比較器７等に与え、テストのタイミ
ングを取る。波形整形器４はパターン発生器２からの印
加パターンを実波形のテスト信号波形に整形しドライバ
５を経て、ＤＵＴ９にテスト信号を与える。

【０００３】図３はメモリＩＣの試験例でありＤＵＴ９
に試験データを書き込むときはＤＵＴ９のＲＷ端子を書
込状態にし、ドライバ５をアウトプット・イネーブル
（／ＯＥ）にし、スイッチをオンにし、コンパレータ６
のスイッチはオフにしている。試験範囲の記憶素子への
試験データの書き込みが終了すると、ドライバ５のスイ
ッチをオフにし、ＤＵＴ９のＲＷ端子を読出状態にし、
コンパレータ６をインプット・イネーブル（／ＩＥ）に
してスイッチをオンにし、応答信号を読み出す。ＤＵＴ
９からの応答信号はコンパレータ６で基準電圧と比較さ
れ、その結果の論理信号をパターン比較器７に与える。
パターン比較器７はコンパレータ６からの試験結果の論
理パターンとパターン発生器２からの期待値パターンと
を論理比較して一致・不一致を検出し、ＤＵＴ９の良否
判定を行う。期待値と不一致の不良の場合にはフェイル
メモリ８に情報を与え、パターン発生器２からの不良ア
ドレス等の情報と共に記憶させ、後に不良解析が行われ
る。

【０００４】これらの動作を行わせる各信号を生成する
ために、パターン発生器２やタイミング発生器３や波形
整形器４にはテーブルが準備されデータがメモリされて
いる。これらのテーブルに与えるデータは、プログラマ
がＤＵＴ９の性能諸元を基に、テストパターンを考察し
てテストプログラムを作成し、テストプロセッサ１から
各部に供給している。

【０００５】タイミング発生器３にはＲＡＴＥ設定テー
ブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テ
ーブルにはパターン周期（ Test Period）のデータがメ
モリされ、クロック設定テーブルにはドライバ波形のタ
イミングデータがメモリされている。これらのデータを
組み合わせて複数個のグループ、例えばＴＳ１グルー
プ、ＴＳ２グループやＴＳｎグループ等を準備して読み
出し、セット信号やリセット信号のタイミングパルスを
生成している。このタイミング発生器３において、設定
するパターン周期は、基準クロック（Reference Clock
）の整数倍に端数を生ずることもあり、基準クロック
の端数データ（Fractional Data ）は前パターン周期か
らの端数データと設定端数データとを加算し、加算結果
の整数倍データはデジタルカウンタで遅延させ、端数デ
ータはアナログ可変遅延回路を用いて基準クロックの１
／２、１／４、１／８、１／１６、…、等の分解能で精
度良く遅延させてタイミングパルス信号を生成してい
る。

【０００６】パターン発生器２のテーブルには、ＤＵＴ
９のピン１用からピンｎ用等の各ピン用の試験パターン
データが準備されている。波形整形器４のテーブルには
波形モードなどの波形設定に関するデータが準備され、
パターン発生器２からの試験パターンデータとタイミン
グ発生器３からのセット、リセットのタイミングパルス
信号を用いて所定のタイミングのテスト信号を生成し、
ドライバ５に供給している。

【０００７】ところで、半導体ＩＣの発展はめざまし
く、益々高度に集積化され、最近のＬＳＩ（大規模集積
回路）では組合せ回路と記憶素子が複雑な順序回路で構
成されるＬＳＩも出てきた。これらの複雑なＬＳＩをテ
ストするために、半導体試験装置も発展している。従来
のシェアード・リソース・テスタ(Shared Resource Tes
ter)からパーピン・リソース・テスタ( Per-pin Resour
ce Tester)という高度なテスタも現れている。シェアー
ド・テスタとかパーピン・テスタともいう。ここで、シ
ェアード・テスタとはタイミング発生器、リファレンス
電圧等の複数のリソースを全てのテスタ・ピンで共有し
ているテスタのことをいい、パーピン・テスタとはＤＵ
Ｔ９に印加するテスト・パラメータがＤＵＴ９の各ピン
独立に設定できる機能を持つテスタをいう。パーピン・
テスタはテスト・パラメータをＤＵＴ９の各ピン共通に
使用するシェアード・テスタに比べ、複雑なテスト・パ
ターン及びタイミング等の自由度の高い条件の発生が可
能なために、高度化するＬＳＩのテストに向いている。

【０００８】そこでパーピン・テスタでは、図３に示す
タイミング発生器３と波形整形器４とをＤＵＴ９の各ピ
ン毎にまとめて割り当てている。そして、この各ピン対
応のタイミング発生器３と波形整形器４等をまとめたピ
ン信号生成部分と、パターン比較器７、キャリブレーシ
ョンユニットをまとめたものを各ピンに割り付けてい
る。

【０００９】この発明は、高精度のタイミングで低コス
トのピン信号生成部分に関する。図４に従来のシェアー
ド・テスタのピン信号生成部分の構成図を、図５にパー
ピン・テスタのピン信号生成部分の構成図を示す。共
に、ＣＭＯＳ・ＬＳＩで構成されている。先ず、図４か
ら説明する。周期発生部１０はテストプログラムに基づ
いたテスト周期の論理データと高精度のクロック信号を
生成して保持し、遅延発生部１１に与えている。遅延発
生部１１はそれぞれ複数のＡクロック発生器、Ｂクロッ
ク発生器、Ｃクロック発生器や、ドライバ３３のアウト
プット・イネーブル（／ＯＥ）信号を生成する複数のド
ライバ・イネーブル・リーディング（ driver enable l
eading：以下「 dre-l」と表記する）パルス発生器とド
ライバ・イネーブル・トレイリング（driver enable tr
ailing：以下「 dre-t」と表記する）パルス発生器があ
り、周期発生部１０からの高精度クロック信号と論理デ
ータを基にそれぞれのクロックを生成し、クロック分配
部（ Clock Distributor）１２に伝送する。クロック分
配部１２は遅延発生部１１からの多数のクロック信号を
それぞれバッファＩＣで受けて、複数のピン信号生成部
１３ｉに分配する。

【００１０】ピン信号生成部１３にはクロック分配部１
２からの複数のＡクロック群、Ｂクロック群、Ｃクロッ
ク群からそれぞれ１クロックを選択するそれぞれのセレ
クタと、ドライバ・イネーブルクロック群からドライバ
・イネーブルクロックを選択するドライバ・イネーブル
セレクタと、ＰＧ２からの印加パターンと波形モードレ
ジスタ２５から波形モードデータを受けて試験パターン
信号を出力する波形制御回路２６がある。波形制御回路
２６からの試験パターン信号はアンド回路でクロック・
セレクタからのクロックと論理積をとり、テスト信号の
前縁と後縁を決めるタイミング・パルスを出力する。タ
イミング・パルスはスキュー・アジャスト用の可変遅延
回路（ＶＤ）を経て、ＲＳフリップフロップ３１又はＲ
Ｓフリップフロップ３２のセット端子もしくはリセット
端子に送られて、タイミングがとれたテスト信号の波形
を生成する。

【００１１】ＲＳフリップフロップ３１からの出力波形
はドライバ３３に与えられ、ＤＵＴ９に適する電圧のテ
スト信号にしてＤＵＴ９に与えられる。ＲＳフリップフ
ロップ３２からの出力信号はドライバ３３のアウトプッ
ト・イネーブル（／ＯＥ）端子に送られてドライバ３３
の出力をオン・オフする。波形制御回路２６から出力さ
れるＰｓ、Ｐｒ、Ｐds、Ｐdrの各信号は、ＲＳフリップ
フロップ３１及び３２の初期値を固定するための信号で
ある。

【００１２】パーピン・テスタでのピン信号生成部分を
図５に示す。図中、２０、２０ｉをこの明細書ではパル
ス波形発生器（Pulse Wave Generator：以下「ＰＷＧ」
という）ということにする。ＰＷＧ２０はＤＵＴ９の各
ピン毎に準備されている。そして、それぞれのＰＷＧ２
０にセット・クロック発生器２１、リセット・クロック
発生器２２、 dre-lパルス発生器２３、 dre-tパルス発
生器２４を備えている。従って、周期発生部１０からは
論理データのみを受信して、それぞれがクロック信号を
生成する。つまり、それぞれがクロック・パルス発生器
となっており、４つのタイミング・エッジ（ＴＥ）を生
成している。このクロック・パルスを用いるのでスキュ
ー・アジャスト用の可変遅延回路は不用である。

【００１３】前述したように、ピン信号生成部１３もＰ
ＷＧ２０も共にＣＭＯＳ・ＬＳＩで構成されている。Ｃ
ＭＯＳ・ＬＳＩでは動作周波数や温度や電圧の変動でタ
イミング・パルスの遅延時間が変動し、タイミングの精
度が悪化する。タイミング精度は、タイミング・パルス
の半導体素子内での通過時間と温度変動と電圧変動との
積に関連している。この精度面ではパーピン・テスタの
ＰＷＧ２０が良く、シェアード・テスタのピン信号生成
部１３は良くない。パーピン・テスタでは、高精度のク
ロック・パルスが通過する半導体素子の通過時間が短い
ためである。逆に、コスト面ではパーピン・テスタの周
期発生部１０を含むパーピンＴＧで、シェアードＴＧよ
り２倍弱の高価になる。これらの比較表を表１に示す。

【００１４】

【表１】

【００１５】表１に示しているように、パーピンＴＧで
のタイミング精度悪化をもたらす箇所はクロック・パル
ス発生器の１箇所のみである。それに比べてシェアード
ＴＧでは最低で、周期発生部での高精度クロック発生
器、遅延発生部でのクロック・パルス発生器、クロ
ック分配器、クロック・セレクタ、可変遅延回路、
と５箇所はある。

【００１６】

【発明が解決しようとする課題】ところで、ＰＷＧ２０
やピン信号生成部１３を構成するＣＭＯＳ・ＬＳＩの集
積密度は益々向上し、例えば、線幅 0.35μmのＣＭＯＳ
・ＬＳＩを用いて設計すると、１つのＬＳＩに８ピン分
のＰＷＧ２０を構成できるようになってきた。つまり、
３２程度のＴＥ（タイミング・エッジ）を生成する構成
を、１つのＬＳＩでできるようになってきた。

【００１７】この発明は微細線幅のＣＭＯＳ・ＬＳＩを
用いて、例えば３２のタイミング・エッジＴＥを生成す
るように構成し、タイミング精度は従来のパーピン・テ
スタ並にし、コストは従来のシェアード・テスタと同等
かそれ以下にした新しい半導体試験装置を提供すること
を目的とする。

【００１８】また、汎用メモリＩＣを測定する半導体試
験装置においては、一般的にＩＯポートは一種類のた
め、ＩＯポートの制御信号となるＤＲＥは一種類でよ
い。このため、アウトプット・イネーブル信号の生成部
をドライバ・ピン毎に持たずにＬＳＩ内の全ドライバ・
ピンで共用にしてコストメリットを出すことを本発明は
目的としている。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明はテスト信号の生成にはパーピン・テスタの
構成を採用し、ＤＵＴの各ピン毎に１対のセット・クロ
ック発生器とリセット・クロック発生器とＲＳフリップ
フロップとドライバを割り当てて、タイミング精度を従
来のパーピン・テスタ並の高精度を維持する。

【００２０】一方、ドライバの／ＯＥ端子に与えるアウ
トプット・イネーブル（／ＯＥ）信号を生成する１対の
dre-lパルス発生器と dre-tパルス発生器は最小限の個
数にして、例えば１対のみにして、同一ＬＳＩ内の全て
のドライバに共用させることにする。汎用メモリでは一
般的にＩ／Ｏポート群は１系統であり、当該ＤＵＴを測
定する半導体メモリ試験装置では、／ＯＥ信号は全く同
一であるので、特に有効である。ＲＳフリップフロップ
は共用してもよいが、各ドライバ毎に専用のものを用い
て、それぞれに可変遅延回路でタイミングを調整する
と、より各チャンネル毎の位相精度の向上した／ＯＥ信
号が生成できる。

【００２１】そこで、１つのＣＭＯＳ・ＬＳＩに３２の
タイミング・エッジ（ＴＥ）の生成する構成とすると、
従来構成ではＤＵＴの１ピンに４ＴＥを用いていたので
８ピン分が組み込める。この発明の構成を行うと、２Ｔ
Ｅを／ＯＥ信号の生成用に用いて、３０ＴＥで１５ピン
分のテスト信号を生成することができる。つまり、タイ
ミング精度は従来のパーピン・テスタ並に、コストは約
１／２．５で済むようになる。

【００２２】次に、この発明の構成を述べる。第１発明
は次の構成である。半導体試験装置のパルス波形発生
器であって、周期発生部からの論理データを受けて、
試験パターン信号のタイミング・パルスを発生する１対
のセット・クロック発生器とリセット・クロック発生器
とのタイミング・パルスでもって波形制御回路からの試
験パターン信号のタイミングをとり、ＲＳフリップフロ
ップに与えてテスト信号の波形を生成し専用のドライバ
に与える、複数個のテスト信号波形整形器と、周期発
生部からの論理データを受けて、複数ドライバのアウト
プット・イネーブル（／ＯＥ）信号のタイミング・パル
スを発生する１対のドライバ・イネーブル・リーディン
グ・パルス発生器とドライバ・イネーブル・トレイリン
グ・パルス発生器とのタイミング・パルスをＲＳフリッ
プフロップに与えてアウトプット・イネーブル信号の波
形を生成しそれぞれの可変遅延回路を経て全てのドライ
バの／ＯＥ端子に与える１個の／ＯＥ信号波形整形器
と、を有するパルス波形発生器を具備する半導体試験装
置である。

【００２３】第２発明は、第１発明の／ＯＥ信号を個々
のチャンネルで微調ができるようにして、各チャンネル
毎の位相精度向上を得るためのものである。つまり、／
ＯＥ信号波形整形器は、アウトプット・イネーブル（／
ＯＥ）信号を与えるドライバ毎にＲＳフリップフロップ
を持たし、ドライバ・イネーブル・リーディング・パ
ルス信号及びドライバ・イネーブル・トレイリング・
パルス信号をそれぞれの可変遅延回路で遅延時間を調整
できるようにした。

【００２４】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に他の実施例の構成図を示す。図４、図
５と同一部分には同一符号を付す。先ず、図１について
説明する。

【００２５】図１のＰＷＧ４０ｉには、試験パターン信
号のタイミング・パルスを発生する１対のセット・クロ
ック発生器２１とリセット・クロック発生器２２と、そ
れぞれのタイミング・パルスで波形制御回路２６からの
試験パターン信号のタイミングをとるアンド回路２７及
び２８と、タイミングをとった試験パターン信号で駆動
するＲＳフリップフロップ３１とから成るテスト信号波
形整形器３５が複数個のｎ個配列されている。そして、
複数個のテスト信号波形整形器３５から出力するテスト
信号を専用のドライバ３３に与えて、ドライバ３３の出
力信号はＤＵＴに送られている。つまり、従来のパーピ
ン・テスタのテスト信号波形整形器を複数個配列してい
る。

【００２６】一方、アウトプット・イネーブル信号のタ
イミング・パルスを発生するドライバ・イネーブル・リ
ーディング・パルス発生器２３とドライバ・イネーブル
・トレイリング・パルス発生器２４は１対のみであり、
それにＲＳフリップフロップ３２とから成る／ＯＥ波形
整形器３６が１個ある。この１個の／ＯＥ波形整形器３
６から出力する／ＯＥ信号でもってＬＳＩ内の全てのド
ライバ３３ｉの／ＯＥ端子を制御している。その他の構
成及び動作は、従来のパーピン・テスタと同様である。

【００２７】図２は、／ＯＥ信号を生成するＲＳフリッ
プフロップ３２をそれぞれのドライバ３３ｉに専属して
配置したものである。その他は図１とほぼ同じである。
この発明で構成したものと、従来のパーピン・テスタ方
式で構成したものと、シェアード・テスタで構成したも
のとの比較表を表２に示している。この発明の構造は従
来のパーピン・テスタ方式よりやや複雑になるが、精度
はほぼ同じで、ＤＵＴ１ピン当たりのコストは最も低価
である。

【００２８】

【表２】

【００２９】

【発明の効果】以上詳細に説明したように、この発明で
構成される高密度ＣＭＯＳ・ＬＳＩでのパルス波形発生
器４０ｉは、表２に示す比較表のように、次のような効
果をもたらす。従来のパーピンＴＧ方式で構成すると１つのＬＳＩで
８ピン分のテスト信号波形整形器３５しかできなかった
が、本発明では１５ピン分のテスト信号波形整形器３５
が構成できる。従って、ＤＵＴの１ピン当たりのコストは、従来のパ
ーピンＴＧ方式の約１／２．５と非常に安価でありシェ
アードＴＧの約８割程度と最も安価である。

【００３０】構造は従来のパーピンＴＧ方式よりやや
複雑であるが、シェアードＴＧよりはシンプルである。タイミング精度は、テスト信号用のセット・リセット
のタイミング・パルスは従来のパーピンＴＧ方式並であ
るが、／ＯＥ信号用の dre-l及び dre-rのタイミング・
パルスは悪くなる。それでもシェアードＴＧ方式の２／
５以下であり、高精度が保てる。

【００３１】このように、この発明のパルス波形発生器
は高精度でありながら、コストはシェアードＴＧ方式よ
りも安価であり、構造もシェアードＴＧ方式よりシンプ
ルであるので、実用に際してその技術的、経済的効果は
大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明の他の実施例の構成図である。

【図３】半導体試験装置の基本的な構成図である。

【図４】従来のシェアード・テスタのピン信号生成部分
の構成図である。

【図５】従来のパーピン・テスタのピン信号生成部分の
構成図である。

【符号の説明】

１テストプロセッサ２パターン発生器３タイミング発生器４波形整形器５ドライバ６コンパレータ７パターン比較器８フェイルメモリ９ＤＵＴ（被試験デバイス）１０周期発生部１１遅延発生部１２クロック分配部（Clock Distributor）１３、１３ｉピン信号生成部１４Ａクロック・セレクタ（A Clok Selector）１５Ｂクロック・セレクタ（B Clok Selector）１６Ｃクロック・セレクタ（C Clok Selector）１７ｄｒｅ・セレクタ２０、２０ｉパルス波形発生器（Pulse Wave Gener
ator）２１、２１ｉセット・クロック発生器２２、２２ｉリセット・クロック発生器２３ドライバ・イネーブル・リーディング（dre-ｌ）
パルス発生器２４ドライバ・イネーブル・トレイリング（dre-ｔ）
パルス発生器２５波形モード・レジスタ２６波形制御回路２７、２７ｉ、２８、２８ｉ、２９、３０アンド回
路３１、３１ｉ、３２、ＲＳフリップフロップ３３、３３ｉドライバ３５、３５ｉテスト信号波形整形器３６／ＯＥ信号波形整形器４０、４０ｉパルス波形発生器（Pulse Wave Gener
ator）ＶＤ可変遅延回路

Claims

【特許請求の範囲】

【請求項１】半導体試験装置のパルス波形発生器にお
いて、周期発生部（１０）からの論理データを受けて、試験パ
ターン信号のタイミング・パルスを発生する１対のセッ
ト・クロック発生器（２１）とリセット・クロック発生
器（２２）とのそれぞれのタイミング・パルスでもって
波形制御回路（２６）からの試験パターン信号のタイミ
ングをとり、ＲＳフリップフロップ（３１）に与えてテ
スト信号の波形を生成し対応するドライバ（３３）に与
える、複数個のテスト信号波形整形器（３５ｉ）と、周期発生部（１０）からの論理データを受けて、複数ド
ライバ（３３ｉ）のアウトプット・イネーブル（／Ｏ
Ｅ）信号のタイミング・パルスを発生する１対のドライ
バ・イネーブル・リーディング・パルス発生器（２３）
とドライバ・イネーブル・トレイリング・パルス発生器
（２４）とのそれぞれのタイミング・パルスをＲＳフリ
ップフロップ（３２）に与えてアウトプット・イネーブ
ル（／ＯＥ）信号の波形を生成しそれぞれの可変遅延回
路（ＶＤ）を経て全てのドライバ（３３ｉ）の／ＯＥ端
子に与える１個の／ＯＥ信号波形整形器（３６）と、を有するパルス波形発生器（４０ｉ）を具備することを
特徴とする半導体試験装置。
【請求項２】／ＯＥ信号波形整形器（３６）は、アウ
トプット・イネーブル（／ＯＥ）信号を与えるドライバ
（３３ｉ）毎にＲＳフリップフロップ（３２ｉ）を有
し、ドライバ・イネーブル・リーディング・パルス信
号及びドライバ・イネーブル・トレイリング・パルス
信号のそれぞれの出力信号を可変遅延回路（ＶＤ）で遅
延時間を調整して上記ＲＳフリップフロップ（３２ｉ）
を駆動することを特徴とする請求項１記載の半導体試験
装置。