JPH0774881A

JPH0774881A - 画像処理装置

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Publication number: JPH0774881A
Application number: JP5218458A
Authority: JP
Inventors: Hiroaki Takeda; 浩明武田; Hidehiko Kinoshita; 秀彦木下
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-09-02
Filing date: 1993-09-02
Publication date: 1995-03-17
Anticipated expiration: 2019-09-15
Also published as: JP3566322B2

Abstract

(57)【要約】【目的】外部装置と少ない伝送媒体を用いて画像デー
タの送受信を行う。【構成】画像データ送信時、クロック（ＶＣＬＫ）と
ライン同期信号（ＶＬＳＹＮＣ）に合わせてタイミング
発生回路７１はＦＩＦＯ７０からの画像データ読み出し
信号（ＲＥ＊）を発生して画像データを読み出す。一
方、タイミング発生回路７１はＣＰＵバスインタフェー
ス７２にも同期信号（ＬＳＹＮＣ）を送信してＣＰＵか
らの制御情報を読み出す。セレクタ７３は同期信号（Ｌ
ＳＹＮＣ２＊）に同期して、画像データ、或は、制御情
報を選択してパラレル／シリアル変換回路７４に出力す
る。このようにして、１ライン分の画像データ（ＶＤＡ
ＴＡ）の間に制御情報が挿入されて、シリアルデータと
して伝送路に送出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
に、外部装置と画像データの送受信を行なうことが可能
なインタフェースを備えた、例えば、デジタル複写機の
ような画像処理装置に関する。

【０００２】

【従来の技術】近年のデジタル複写機の発達に伴い、そ
の複写機で生成された画像データを、例えば、ファクシ
ミリやプリンタの機能などを持つ画像処理装置に送信し
たり、或は、そうした装置から画像データを受信して画
像形成を行なうことが可能になってきている。

【０００３】この様な場合、デジタル複写機と画像処理
装置との間で画像データや１ライン毎の同期を表わすラ
イン同期信号等の同期信号や記録用紙や画像データのサ
イズ等の制御データを送受信する必要がある。

【０００４】このようなデータ送受信には、従来より
（１）これらのデータ信号各々を別の伝送媒体（例え
ば、それぞれ複数の通信線等）を用いてパラレル送受信
を行う方法（パラレル転送）や、（２）一旦画像メモリ
に記録用紙１ページ分の画像データを記憶させた後、伝
送媒体の伝送速度に合わせて画像データを送受信する方
法（ページ単位転送）などが用いられてきた。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
例で示したパラレル転送では伝送媒体の数（通信線）が
多くなり、特に光ファイバ等の高価な伝送媒体を使用す
ることは生産コストの面から困難であった。また、上記
従来例で示したページ単位転送では、記録用紙１ページ
分の画像データを格納する画像メモリが必要な為、特に
高解像度の画像形成出力が要求されるデジタル複写機に
於ては、大容量の画像メモリを必要とするので、やはり
装置のコストが高価なものになってしまうという欠点が
あった。

【０００６】本発明は上記従来例に鑑みてなされたもの
で、安価でかつ信頼性の高いデータ送受信が可能なイン
タフェースを備えた画像処理装置を提供することを目的
としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明の画像処理装置は、以下のような構成からな
る。即ち、外部装置と送受信各々に用いられる一対の伝
送媒体を介して画像データの送受信を行うことが可能な
画像処理装置であって、第１画像データを生成する画像
生成手段と、前記第１画像データに係る第１制御データ
を生成する制御情報生成手段と、所定量の単位に分割さ
れた前記第１画像データの間に前記第１制御データを挿
入して第１シリアルデータとして前記第１画像データと
前記第１制御データとを前記一対の伝送媒体の送信用の
媒体を介して送信する送信手段と、前記一対の伝送媒体
の受信用の媒体を介して、前記外部装置からの前記所定
量の単位に分割された第２画像データと該画像データに
係る第２制御データとを第２シリアルデータとして受信
する受信手段と、前記受信手段によって受信された前記
第２シリアルデータを前記第２画像データと前記第２制
御データとに分離する分離手段と、前記第１画像デー
タ、或は、前記第２画像データに基づいて画像形成を行
って画像出力する画像形成出力手段と、前記第１制御デ
ータと前記第２制御データとに基づいて前記外部装置と
の通信を行う通信手段とを有することを特徴とする画像
処理装置を備える。

【０００８】

【作用】以上の構成により本発明は、所定量の単位に分
割された第１画像データの間にその画像データに係る第
１制御データを挿入して第１シリアルデータとして第１
画像データと第１制御データとを一対の伝送媒体の内の
送信用の媒体を介して送信する一方、一対の伝送媒体の
内の受信用の媒体を介して外部装置からの所定量の単位
に分割された第２画像データとその画像データに係る第
２制御データとを第２シリアルデータとして受信するよ
う動作する。

【０００９】

【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。

【００１０】＜共通実施例の説明＞（１）システム概要（図１）図１は以下のいくつかの実施例において共通的に用いら
れる画像処理装置が適用されるシステムの概略を示すブ
ロック図である。図１に於て、１００はそれ自体で複写
動作を行なうと共に読み取った画像のデータを伝送路を
介して外部装置に転送したり、逆に外部装置から画像デ
ータを受信して画像形成出力を行うことができるデジタ
ル複写機、１０１はファクシミリ機能やプリント機能を
有しデジタル複写機１００から転送された画像データを
ファクシミリ形式に変換して回線網を通じてファクシミ
リ送信を行ったり、或は、ＴＩＦＦ等の形式にデータフ
ォーマット変換してコンピュータにデータ通信をする画
像処理装置、１０２はパーソナルコンピュータ（以下、
ホストという）である。

【００１１】また、１０３はデジタル複写機１００と画
像処理装置１０１とを接続する双方向の伝送路、１０４
は画像処理装置１０１がファクシミリ通信を行うための
公衆回線、１０５は画像処理装置１０１とホスト１０２
とを接続する伝送路である。伝送路１０３は１つの方向
に対して１つの伝送媒体を待つ。例えば、ツイストペア
ケーブルなら２対のツイストペアケーブルで、光ファイ
バならば２本の光ファイバで構成する。

【００１２】ホスト１０２で生成された画像データをプ
リント出力する場合、画像データはまず、ホスト１０２
から画像処理装置１０１へと送られてビットマップ画像
データに変換され、次にデジタル複写機１００へ伝送さ
れてプリント出力が行なわれる。公衆回線１０４を介し
て送られてきたファクシミリデータが画像処理装置１０
１で受信された場合には、そのデータは画像処理装置１
０１でビットマップ画像データに変換されてデジタル複
写機１００へ伝送されプリント出力が行なわれる。

【００１３】（２）デジタル複写機１００の構成概要
（図２〜図５）図２はデジタル複写機１００の構成を示す側断面図であ
る。デジタル複写機１００が実行する複写動作につい
て、図２を参照しながら説明する。

【００１４】原稿給送装置１上に積載された原稿は、１
枚づつ順次、原稿台ガラス２面上に搬送される。原稿が
搬送されると、スキャナ部分のランプ３が点灯し、かつ
スキャナユニット４が移動して原稿を照射する。原稿の
反射光はミラー５，６，７を介してレンズ８を通過し、
その後イメージセンサ部９に入力される。

【００１５】イメージセンサ部９に入力された画像信号
は、画像処理部２５において適当な画像処理がなされた
後、露光制御部１０に入力される。処理された画像信号
は露光制御部１０において光信号に変換され感光ドラム
１１を照射する。照射光によって感光ドラム１１上に形
成された潜像は、現像器１２、あるいは１３によって現
像される。潜像形成とタイミングを併せて被転写紙積載
部１４、あるいは１５より転写紙が搬送され、転写部１
６に於て、現像器１２、あるいは１３によって現像され
たトナー像が転写紙に転写される。転写されたトナー像
は定着部１７にて転写紙に定着された後、排紙部１８よ
り装置外部に排出される。

【００１６】図３は露光制御部１０の詳細な構成を示す
ブロック図である。半導体レーザ２１より発せられた光
ビームはコリメータレンズ２５及び絞り２２によりほぼ
平行光にされて所定のビーム径で回転多面鏡２３に入射
する。回転多面鏡２３は矢印の様な方向に等角速度の回
転を行っており、この回転に伴って入射した光ビームが
連続的に角度を変える偏向ビームと成って反射される。
偏向ビームと成った光はｆ−θレンズ２４により集光作
用を受ける。

【００１７】一方、ｆ−θレンズ２４は同時に走査の時
間的な直線性を保証するような歪曲収差の補正を行い、
光ビームは感光ドラム１１の上に図の矢印の方向に等速
で結像走査される。感光ドラム１１上へのデータの書き
込みは半導体レーザ２１の光量制御によって行われる。

【００１８】２８はＢＤセンサであり、感光体ドラム１
１に画像情報を１ライン書き出すタイミングを検出す
る。このタイミングに基づいて、イメージセンサ部９で
は１ライン分の画像情報を読み出す。通常は一回の走査
毎に光ビームの発光のタイミングをとるように走査領域
外の位置にＢＤセンサ２８が配置されている。ＢＤセン
サ２８で走査ビームを検知した時点から所定時間、ｔ秒
後に書き出し信号を送っている。

【００１９】図４は画像処理部２５の詳細な構成を示す
ブロック図である。

【００２０】イメージセンサ部９により読み取られた画
像データは８ビットのデジタルデータに変換されシェー
ディング補正回路３０にてシェーディング補正される。
さらに画像補正部３１では変倍処理やエッジ強調等の補
正を行なう。画像補正部３１の出力となる画像データ４
０はセレクタ（ＳＥＬ）３２及びインタフェース部３７
に送られ、伝送路１０３を介して送出される。一方、伝
送路１０３を介して外部から送られてきた画像データ４
１はセレクタ（ＳＥＬ）３２へ入力される。セレクタ
（ＳＥＬ）３２では画像データ４０或は画像データ４１
のどちらか一方を適宜選択しＬＯＧ変換部３３へと送出
する。画像データはＬＯＧ変換部３３にて濃度データに
変換され、ＰＷＭ部３４で８ビットのデータ値に応じた
パルス幅の信号に変換される。ＰＷＭ部３４の出力は露
光制御部１０へと出力され半導体レーザ２１が画像デー
タに応じて発光する。

【００２１】一方、ＢＤセンサ２８の出力はタイミング
制御部３５へ入力される。タイミング制御部３５では画
像形成に必要な種々のタイミング信号を発生する。その
１部分の制御信号３９がインタフェース部３７に出力さ
れる。ＣＰＵ３６はデジタル複写機１００を制御するた
めのマイクロコンピュータである。画像処理装置１０１
と転写紙サイズ等のステータス情報やプリント指令等の
コマンド情報４２（以下制御情報と記す）はＣＰＵ３６
からインタフェース部３７に出力される。

【００２２】画像データ４０／４１、タイミング信号３
９、及び制御情報４２はインタフェース部３７でパラレ
ル／シリアル変換され、画像処理装置１０１との間で送
受が行なわれる。

【００２３】次に、図５に示すタイムチャートを用い
て、タイミング信号３９及び画像データの関係について
説明する。

【００２４】図５において、３９−１，３９−２，３９
−３，３９−４はタイミング信号３９に含まれる各種タ
イミング信号で、３９−１は画像の読み取りや種々の画
像処理を実行するための１２ＭHzの画像クロック（ＶＣ
ＬＫ）、３９−２はＢＤセンサ２８の出力より形成され
１ライン毎に発生するライン同期信号（ＶＬＳＹＮ
Ｃ）、３９−３は画像データの主走査方向の有効データ
領域を表す信号（ＶＬＥ）である。図６に示しているよ
うに、ＶＬＥ３９−３の立ち上がりエッジに同期して１
ラインの最初の有効画像データ（Ｄ₀ ）が、また、その
立ち下がりエッジでそのラインの有効画像データ（Ｄ
_N ）が終了する。有効画像データ（ＶＤＡＴＡ）は画像
データ４０／４１として入出力される。

【００２５】また、ＶＤＡＴＡは８ビットの画像データ
でその有効領域はＶＬＥ３９−３により定められる（Ｄ
₀ 〜Ｄ_N ）。ＶＰＳＹＮＣ３９−４は記録用紙１ページ
毎の同期を取るための信号であり、１ページの最初の有
効ラインの時に立ち上がり、１ページの最後の有効ライ
ンの時に立ち下がる。尚、これらの信号はＶＣＬＫ３９
−１に同期して動作する。

【００２６】（３）画像処理装置１０１の構成概要（図
６）ここでは画像処理装置１０１の構成について、図６に示
すブロック図を参照して説明する。

【００２７】伝送線路１０３を介して送られてきた画像
データ、タイミング信号、制御情報はインタフェース部
３７′でシリアル／パラレル変換される。画像データ５
６はページメモリ５０に送られ１ページ分の画像データ
が格納される。一方、タイミング信号５８はメモリ制御
部５１へ入力され、タイミング信号５８から有効画像領
域を判定して、ページメモリ５０のアドレス信号（不図
示）を発生する。制御情報５９は画像処理装置１０１を
制御するＣＰＵ５２へ入力される。

【００２８】以下、画像処理装置１０１が実行する種々
のデータ送受信について述べる。

【００２９】・ファクシミリ送信を行なう場合ページメモリ５０に記憶された画像データは画像データ
バス６０を介してファクシミリ部（ＦＡＸ）５３へ送ら
れる。ファクシミリ部５３はその画像データをＧ３やＧ
４等プロトコルに従うデータ形式に変換して送信する。

【００３０】・ホスト１０２への画像データを出力ページメモリ５０に記憶された画像データは画像データ
バス６０を介してリーダ／プリンタ部５４へ送られる。
リーダ／プリンタ部５４はその画像データをＴＩＦＦ等
のデータ形式に変換しコンピュータインタフェース部５
５を介してホスト１０２に伝送する。コンピュータイン
タフェース部５５はＳＣＳＩやＲＳ２３２Ｃ等の標準イ
ンタフェースを含む構成としても良い。

【００３１】・ファクシミリ受信データのデジタル複写
機１００への転送ファクシミリ部５３で受信したファクシミリデータを解
像度４００ｄｐｉかつ１画素データ当たり８ビットの画
像データに変換し、１ページ分の有効データをページメ
モリ５０に記憶させる。次に、タイミング信号５８に従
ってメモリ制御部５１はアドレス信号を発生し、ページ
メモリ５０から画像データ５７が読み出されインタフェ
ース部３７′送られる。

【００３２】図６に示したタイミング信号５８及び画像
データ５６／５７の関係は図５で示したタイムチャート
に示す制御信号とほぼ同じであるが、データ送受信によ
ってその信号の発生源が異なることがある。その点につ
いて以下に述べるが、デジタル複写機１００側の信号と
区別するため、図５に示した制御信号に“′”（ダッシ
ュ）を付して説明する。

【００３３】ＶＬＳＹＮＣ′３９−２及びＶＰＳＹＮ
Ｃ′３９−４は常に、デジタル複写機１００側でのみ発
生させられインタフェース部３７′から出力される。Ｖ
ＬＥ３９−３ＶＬＥ′は画像データの受信時にはインタ
フェース部３７′から出力し、画像データ送信時はメモ
リ制御部５１で出力する。ＶＣＬＫ′３９−１はメモリ
制御部５１で生成されその周波数は１２ＭHzである。

【００３４】（４）インタフェース部３７の詳細な構成
（図７）図７はインタフェース部３７の詳細な内部構成を示した
ブロック図である。

【００３５】以下、図７に示す構成のインタフェース部
３７が画像データ、タイミング信号、制御信号等を送信
する場合を説明する。

【００３６】８ビットの画像データＶＤＡＴＡと１ライ
ン分の有効データ領域を示すＶＬＥは、ＦＩＦＯ７０に
クロック信号ＶＣＬＫに同期して書き込まれ、さらにパ
ラレル／シリアル変換回路７４が発生する１２．５ＭHz
のクロック信号ＣＬＫに同期して読み出される。

【００３７】ＦＩＦＯ７０は１ライン分のデータの書き
込み及び読み出しが可能でライトイネーブル信号ＷＥ
＊、リードイネーブル信号ＲＥ＊を用いることにより、
そのアドレス制御を行うことが可能である。ライトイネ
ーブル信号ＷＥ＊は、Ｄ型フリップフロップ回路７８
（以下、ＤＦ−Ｆ回路と呼ぶ）とＮＯＲゲート７７を用
いることにより（ＶＬＥ＋１）クロック分の信号を生成
して、データ書き込みを行わせＶＬＥの立ち下がりの情
報までＦＩＦＯ７０に記憶させる。

【００３８】ＦＩＦＯ７０に書き込まれたＶＬＥを読み
出した信号であるＬＥは、各ライン毎の開始を知らせる
ＶＬＳＹＮＣ、１ページ分の有効データ領域を示すＶＰ
ＳＹＮＣと共にタイミング発生回路７１に入力される。
また、ＣＰＵ４２からのＣＰＵバスを介して送られてき
た制御情報はＣＰＵバスインタフェース７２を介してセ
レクタ７３に入力される。

【００３９】タイミング発生回路７１によって生成され
た種々のタイミング信号はコマンド／ストローブ発生回
路７６に入力され、回路内部の処理によってコマンド信
号ＣＭＤとストローブ信号ＳＴＲＢを発生してパラレル
／シリアル変換回路７４に入力される。実際のコマンド
信号ＣＭＤは４本の信号線によって送られ、４本の信号
線各々、或は、信号そのものをＣＭＤ０、ＣＭＤ１、Ｃ
ＭＤ２、ＣＭＤ３という。

【００４０】また、ＦＩＦＯ７０から読み出された画像
データＶＤＡＴＡおよびＣＰＵバスインタフェース７２
からの制御情報はセレクタ７３により、タイミング発生
回路７１によって作られたタイミング信号に同期してパ
ラレル／シリアル変換回路７４に入力される。

【００４１】パラレル／シリアル変換回路７４に入力さ
れた画像データ及び通信制御信号を含んだＤＡＴＡ、ス
トローブ信号ＳＴＲＢ、コマンド信号ＣＭＤは回路内部
の処理によりシリアル信号に変換され、さらにＥ／Ｏ変
換モジュール７５により電気−光変換され、光ファイバ
ケーブルを介して送信される。

【００４２】次に画像データ、タイミング信号、制御情
報等を受信する場合を説明する。

【００４３】光ファイバケーブルを介して送られてきた
画像データ及び制御信号はまずＯ／Ｅ変換モジュール７
９により光電変換され、デジタルのシリアル信号とな
り、シリアル／パラレル変換回路８０に入力される。

【００４４】シリアル／パラレル変換回路８０は入力さ
れたシリアルデータを復号し、画像データ及び制御情報
を含んだＤＡＴＡ、コマンド信号ＣＭＤ、コマンドスト
ローブ信号ＣＳＴＲＢを出力する。コマンド信号ＣＭ
Ｄ、コマンドストローブ信号ＣＳＴＢはデコーダ８１に
入力されて種々のタイミング信号がデコードされる。

【００４５】デコードされたタイミング信号はタイミン
グ発生回路８２に入力され、各ライン毎の開始を示すＶ
ＬＳＹＮＣ′、１ライン分の有効データ領域を示すＶＬ
Ｅ′が生成され、このタイミング信号によりＦＩＦＯ８
４のアドレスを管理し、画像データをＦＩＦＯ８４に書
き込む。

【００４６】ＦＩＦＯ８４により書き込まれた画像デー
タはクロック信号ＶＣＬＫに同期して、ＶＬＥ、ＶＬＳ
ＹＮＣでアドレスが管理されて、読み出された画像デー
タＩＭＤＡＴＡはセレクタ（ＳＥＬ）３２へと送られ
る。

【００４７】また、制御情報はタイミング発生信号によ
り作られたタイミング信号に同期して、ＣＰＵバスイン
タフェース８３を介してＣＰＵ３６に取り込まれる。

【００４８】＜第１実施例（図８〜図１５）＞ここで
は、上記構成のデジタル複写機を共通構成装置として用
いた図１の示すシステムにおける画像データの送受信処
理について説明する。

【００４９】（１）画像データの送信処理図８は本実施例に従うタイミング発生回路７１の詳細な
内部構成を示す回路図である。

【００５０】最初に、画像データ送信時のタイミング制
御のための制御信号発生について、図８に示すタイミン
グ発生回路７１と図９に示す種々のタイミング信号のタ
イムチャートとを参照して説明する。

【００５１】タイミング発生回路７１では、ＶＬＳＹＮ
ＣはＤＦ−Ｆ（Ｄ型フリップフロップ）回路３０２に入
力され、クロック信号ＣＬＫと同期がとられ、さらにＤ
Ｆ−Ｆ回路３０２の出力はＤＦ−Ｆ回路３０３に入力さ
れる。ＤＦ−Ｆ回路３０２のＱ出力とＤＦ−Ｆ３０３の
Ｑの逆転出力はＡＮＤゲート３０４に入力され、ＡＮＤ
ゲート３０４の出力はＶＬＳＹＮＣの立ち上がりに同期
した１クロック分の信号（ＬＳＹＮＣ）となる。そし
て、ＡＮＤゲート３０４の出力はＤＦ−Ｆ回路３０５に
入力され、その出力は順次、ＤＦ−Ｆ回路３０６〜３０
９に入力され、ＤＦ−Ｆ回路３０９の出力はラインイネ
ーブル開始信号（ＬＥＳＥＴ）となる。さらに、ＤＦ−
Ｆ回路３０９の出力はＪＫＦ−Ｆ（ＪＫ型フリップフロ
ップ）回路３１０に入力され、リードイネーブル信号
（ＲＥ＊）が“０”となる。

【００５２】さて、ＦＩＦＯ７０から読み出されたＬＥ
はＤＦ−Ｆ回路３１１に入力されクロック信号ＣＬＫと
同期がとられ、そのＱ出力はＤＦ−Ｆ回路３１２及びＯ
Ｒゲート３１３に、また、Ｑの逆転出力はＡＮＤゲート
３１４に入力される。そして、ＤＦ−Ｆ回路３１２の出
力はＡＮＤゲート３１４に入力され、ＬＥの立ち下がり
でラインイネーブル終了信号（ＬＥＲＳＴ）が出力され
る。また、ＡＮＤゲート３１３の出力はＪＫＦ−Ｆ回路
３１０に入力され、これによりリードイネーブル信号
（ＲＥ＊）が“１”となる。

【００５３】また、ＶＰＳＹＮＣがＤＦ−Ｆ回路３１５
に入力され、クロック信号ＣＬＫと同期がとられ、その
Ｑ出力はＤＦ−Ｆ回路３１６及びＡＮＤゲート３１７
に、また、そのＱの逆転出力はＡＮＤゲート３１８に入
力される。そして、ＤＦ−Ｆ回路３１６のＱ出力はＡＮ
Ｄゲート３１８に入力され、ＶＰＳＹＮＣの立ち上りで
ＤＦ−Ｆ回路３２０に入力され、ページ同期開始信号
（ＰＳＹＳＥＴ）が生成される。さらに、ＤＦ−Ｆ回路
３１６のＱの逆転出力はＡＮＤゲート３１７に入力さ
れ、ＶＰＳＹＮＣの立ち下がりをとって、ページ同期終
了信号（ＰＳＹＲＳＴ）が生成される。

【００５４】次に、制御情報の送信について説明する。

【００５５】ＣＰＵバスインタフェースから送られてく
る制御情報はＬＳＹＮＣに基づいて生成されたタイミン
グ信号（ＬＳＹＮＣ２＊）により、送信される。即ち、
ＬＳＹＮＣ２＊はセレクタ７３に入力され、そのタイミ
ングで制御情報がパラレル−シリアル変換回路７４に入
力される。

【００５６】コマンド／ストローブ発生回路７６ではタ
イミング発生回路７１で生成された種々のセット信号、
リセット信号、ＬＥ及びパラレル／シリアル変換回路７
４から発生されるクロック信号ＣＬＫを用いた論理回路
により、コマンド信号ＣＭＤ及びストローブ信号ＳＴＲ
Ｂを生成する。コマンド信号ＣＭＤ及びストローブ信号
ＳＴＲＢは以下のような論理関係に従って生成される。
また、表１は各タイミング信号とコマンドの対応表であ
る。

【００５７】ＳＴＲＢ＝（ＬＥ＃ＬＳＹＮＣ＃ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）＆ＣＬＫＣＭＤ０＝（ＬＥＲＳＴ＃ＬＳＹＮＣ＃ＰＳＹＲＳＴ）ＣＭＤ１＝（ＬＥＳＥＴ＃ＬＥＲＳＴ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）ＣＭＤ２＝（ＬＳＹＮＣ＃ＰＳＹＳＥＴ＃ＰＳＹＲＳＴ）ＣＭＤ３＝（ＬＳＹＮＣ＆ＬＥＳＥＴ＆ＬＥＲＳＴ＆ＰＳＹＳＥＴ＆ＰＳＹＲＳＴ）上記の式において、＃は論理和（ＯＲ）を、＆は論理積
（ＡＮＤ）を表す。

【００５８】表１は、ＬＥＳＥＴ、ＬＥＲＳＴ、ＬＳＹＮＣ、ＰＳＹ
ＳＥＴ、ＰＳＹＲＳＴ各々が“１”となったとき、コマ
ンド信号ＣＭＤのそれぞれ（ＣＭＤ３〜０）がどのよう
な値をとるかを示している。例えば、ＬＥＳＥＴが
“１”となったときには、ＣＭＤ３＝０、ＣＭＤ２＝
０、ＣＭＤ１＝１、ＣＭＤ０＝０となる。

【００５９】このような論理関係をＰＡＬ（プログラム
・アレイ・ロジック）等を用いて構成し、生成されたコ
マンド信号ＣＭＤ及びストローブ信号ＳＴＲＢはパラレ
ル／シリアル変換回路７４に入力される。

【００６０】次に、ＣＰＵバスインタフェース７２につ
いて図１０に示すブロック図を参照して説明する。

【００６１】ＣＰＵバスインタフェース７２はＣＳ回路
８５とＤＦ−Ｆ回路８６、８７から構成され、ＣＰＵバ
スのある指定されたアドレスがＣＳ回路８５に入力され
た場合に信号を発生し、その信号に同期してデータがＤ
Ｆ−Ｆ回路８６によりラッチされ、さらにタイミング発
生回路７１から発生するＬＳＹＮＣに同期してＤＦ−Ｆ
回路８７からの出力がセレクタ７３に入力される。

【００６２】セレクタ７３ではＦＩＦＯ７０から読み出
された画像データとＤＦ−Ｆ回路８７の出力が入力さ
れ、タイミング発生回路７１から発生するＬＳＹＮＣ２
＊に同期してＤＦ−Ｆ回路８７の出力がパラレル／シリ
アル変換回路７４に入力され、それ以外のときは画像デ
ータ（ＤＡＴＡ）がパラレル／シリアル変換回路７４に
入力される。

【００６３】次にパラレル／シリアル変換回路７４につ
いて説明する。

【００６４】パラレル／シリアル変換回路７４は入力ラ
ッチ、エンコーダ、パラレル／シリアルシフトレジス
タ、乗算ＰＬＬ、及び、その他の制御回路から構成さ
れ、データは入力ラッチに入力され、シフトレジスタか
ら設定されたデータレート（ここでは、１２５ＭHz）で
送り出される。使用しているデータ符号化方式は、ANS
I.X3T9.5 FDDI仕様のため規定された４Ｂ／５Ｂ方式で
ある。この符号化方式では、８ビットを２つの４ビット
のニブルに分割し、各ニブルを５ビットのビットパター
ンに符号化する。このようにして符号化された１０ビッ
トの符号データは、伝送媒体に出力するため、さらにＮ
ＲＺＩ形式のデータストリームに変換される。この４Ｂ
／５Ｂ符号化の効率は８０％であるので、１２５Ｍbits
/secの伝送レートを使用すると１００Ｍbps でデータを
伝送できる。図１１は４Ｂ／５Ｂ方式に従うエンコード
パターンである。図１１（ａ）がデータに関する符号化
のエンコードパターンであり、図１１（ｂ）がコマンド
（ＣＭＤ）に関する符号化のエンコードパターンであ
る。このように、４Ｂ／５Ｂ方式ではデータとコマンド
の２種類の符号化が可能である。

【００６５】図１１（ｂ）に示すように、パラレル／シ
リアル変換回路７４は、４ビットのコマンド（ＣＭＤ）
入力が“０（１６進表現）”でない時に、ＳＴＲＢが印
加された場合はデータ（ＤＡＴＡ）の状態に関係なくコ
マンドパターンを出力し、コマンドビットはデータと同
じビット数の４Ｂ／５Ｂ符号でデータに使用されない特
殊な符号に変換される。これに対して、コマンド（ＣＭ
Ｄ）入力が“０”の時にＳＴＲＢが印加されると入力デ
ータ（ＤＡＴＡ）である８ビットデータをシリアル変換
し出力する。また、ＳＴＲＢが印加されていないと同期
信号（ＪＫ）を出力する。

【００６６】以上述べた処理を、本実施例ではＡＭＤ社
のTAXIchip（ＡＭＤ社の登録商標）等を用いて行うと、
その差動シリアル出力は、図９に示すように、ＶＰＳＹ
ＮＣの立ち上がりでＰＳＹＳＥＴのコマンド信号（ＣＭ
Ｄ）が、その２クロック後の立ち上がりで制御信号が、
さらに制御信号より２クロック後の立ち上がりでＬＥＳ
ＥＴのコマンド信号ＣＭＤが出力される。そして、ＬＥ
ＳＥＴの次のクロックで１ライン分のデータ（ＶＤＡＴ
Ａ）が出力され、ＶＤＡＴＡの最終出力の次のクロック
でＬＥＲＳＴのコマンド信号（ＣＭＤ）が、さらにＶＰ
ＳＹＮＣの立ち下がりに同期してＰＳＹＲＳＴのコマン
ド信号（ＣＭＤ）がそれぞれ出力される。そして、これ
らの差動シリアル出力はＥ／Ｏ変換モジュール７５によ
り電気−光変換され、光ファイバケーブル（伝送路１０
３）を介して送信される。

【００６７】（２）画像データの受信処理ここでは画像データ受信時の各回路の動作について詳し
く説明する。

【００６８】まず、光ファイバケーブル（伝送路１０
３）を介して伝送されてきたデータはＯ／Ｅ変換モジュ
ール７９により光−電気変換され、シリアル／パラレル
変換回路８０に入力される。ここで、シリアル／パラレ
ル変換回路８０は、符号化されたデータストリームをシ
リアル−パラレルコンバータに取り込み、それを復号化
して出力する。さらに、内蔵したデータトラッキングＰ
ＬＬは、受信したシリアルデータストリームから必要な
クロックを抽出し、ＣＬＫ１として出力する。

【００６９】復号化はＮＲＺＩ形式のデータストリーム
を逆変換した後、送信側と逆の符号化、即ち、５Ｂ／４
Ｂ変換を行いデータ及びコマンドを復号化し、さらにそ
れに伴って８ビットのデータ（ＤＡＴＡ）、データスト
ローブ信号（ＤＳＴＲＢ）、コマンドストローブ信号
（ＣＳＴＲＢ）、及び、４ビットのコマンド（ＣＭＤ）
を送信側と同様のタイミング、即ち、図９に示したシリ
アル出力と同じタイミングで出力する。本実施例では、
この様な復号化処理を送信時と同じようにＡＭＤ社TAXI
chip（ＡＭＤ社の登録商標）等を用いている。

【００７０】そして、シリアル／パラレル変換回路８０
から出力されたコマンド（ＣＭＤ）及びコマンドストロ
ーブ信号（ＣＳＴＲＢ）はデコーダ８１に入力される。

【００７１】デコーダ８１ではＣＭＤ及びＣＳＴＲＢを
用いて、以下のような論理関係に従って、符号化された
タイミング信号を復号化する。

【００７２】ＬＥＳＥＴ′ ＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢＬＥＲＳＴ′ ＝（！ＣＭＤ３＆！ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＆ＣＳＴＲＢＰＳＹＳＥＴ′＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆！ＣＭＤ０）＆ＣＳＴＲＢＰＳＹＲＳＴ′＝（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＆ＣＳＴＲＢＬＳＹＮＣ′ ＝（（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆ＣＭＤ１＆ＣＭＤ０）＃（！ＣＭＤ３＆ＣＭＤ２＆！ＣＭＤ２＆ＣＭＤ０））＆ＣＳＴＲＢなお、上記の式において、！は反転、＆は論理積（ＡＮ
Ｄ）、＃は論理和（ＯＲ）を表す。

【００７３】以上の様な処理はＰＡＬ等を用いて行わ
れ、その結果得られた上記の種々のタイミング信号はタ
イミング発生回路８２に入力される。

【００７４】図１２はタイミング発生回路８２の内部構
成を示すブロック図である。ここでは、デコーダ８１か
ら送られてきた種々のタイミング信号及び制御情報を復
号化している。ＬＥＳＥＴ′はＤＦ−Ｆ回路３３０、Ｄ
Ｆ−Ｆ回路３３１で２クロック遅延されて、ＪＫＦ−Ｆ
回路３３２に入力され、ライトイネーブル信号（ＷＥ１
＊）を“０”とする。ＬＥＲＳＴ′はインバータ３３３
により反転されて、ＪＫＦ−Ｆ回路３３２に入力され、
これによりライトイネーブル信号（ＷＥ１＊）を“１”
とする。ＷＥ１＊はＦＩＦＯ８４に入力される。ＰＳＹ
ＳＥＴ′はＪＫＦ−Ｆ回路３３４に、ＰＳＹＲＳＴ′は
インバータ３３５により反転されＪＫＦ−Ｆ回路３３４
に入力されてページ同期信号（ＰＳＹＮＣ１）を生成す
る。ＬＳＹＮＣ′はＤＦ−Ｆ回路３３６に入力され、さ
らにその出力とＬＳＹＮＣ′とがＯＲゲート３３７で論
理和がとられＬＳＹＮＣ１を生成する。また、ＤＦ−Ｆ
回路３３６のＱの逆転出力はＣＰＵバスインタフェース
８３に出力される。

【００７５】さて、ＣＰＵバスインタフェース８３で
は、図１０に示すように、ＤＦ−Ｆ回路３３８におい
て、ＬＳＹＮＣ′の１クロック遅れのＤＦ−Ｆ回路３３
６のＱの逆転出力を得、シリアル／パラレル変換回路８
０のデータ出力（ＤＡＴＡ）に含まれる制御情報をラッ
チし、そのＱ出力をバッファ８９に入力する。そして、
指定されたアドレスがＣＳ回路８８に入力されるとデー
タ（ＤＡＴＡ）がＣＰＵバスに出力される。

【００７６】以上のような処理を行うことにより、画像
データ（ＩＭＤＡＴＡ）、制御情報が得られ、１ライン
分のデータ有効領域を示すＶＬＥ、各ライン毎の開始を
示すＶＬＳＹＮＣ、１ページ分の同期を示すＶＰＳＹＮ
Ｃが生成される。

【００７７】従って本実施例に従えば、各ラインの画像
データの間に制御信号を送受信することができるので、
伝送路のもつ伝送帯域を有効に用い、少ない数の通信線
を用いて画像データの送受信ができる。

【００７８】なお本実施例では、制御情報はＶＬＳＹＮ
Ｃに基づいて送信されていたが、本発明は限定されるも
のではない。例えば、ＶＬＥの立ち下がりを基準として
送信することもできる。

【００７９】図１３はＶＬＥを基準として制御情報を送
信するタイミング発生回路７１の別の構成を示す論理回
路図である。図１３の回路において、ＬＥＳＥＴ、ＬＥ
ＲＳＴ、ＰＳＹＳＥＴ、及び、ＰＳＹＲＳＴ信号は図８
に示す回路と同様に生成される。また、図１４はＣＰＵ
バスインタフェース７２、８３の別の構成を示す論理回
路図である。図１３に示すように、ＬＥＲＳＴをＤＦ−
Ｆ回路３４０に入力することにより、ＤＦ−Ｆ回路３４
０のＱの逆転出力をタイミング信号（ＬＥＲＳＴ２＊）
として得る。このタイミング信号（ＬＥＲＳＴ２＊）に
基づいて、図１４に示すように、制御情報がセレクタ７
３から出力されるように制御される。さらに、受信側に
おいても同様にして、受信した制御情報をバッファ８９
から出力することが可能である。

【００８０】図１５はＶＬＥを基準として制御情報を送
信する場合のタイミングチャートである。このタイミン
グチャートの図９との相違点は、差動シリアル出力にお
ける制御情報がＬＥの立ち下がりを基準として出力され
る点である。また、受信側においても同様にして復号化
され、ＣＰＵ３６に取り込まれる。

【００８１】＜第２実施例（図１６〜図１９）＞前述の
実施例では制御情報を１ライン分の画像データ伝送の直
前或は直後に伝送する例について説明したが本実施例で
はこれとは異なる制御情報の送受信方法を用いた例につ
いて説明する。

【００８２】（１）制御情報送信図１６は本実施例に従うタイミング発生回路７１とＣＰ
Ｕバスインタフェース７２の内部構成とコマンド／スト
ローブ発生回路７６への入出力データを示すブロック図
である。なお、タイミング発生回路７１は第１実施例で
示した構成と比較してその相違点のみを示している。

【００８３】ＣＰＵバスインタフェース７２では第１実
施例と同様にＣＳ回路１１０によりアドレスをデコード
し、そのデコード信号１２６によりＣＰＵ３６からの制
御データを８ビット、ＤＦ−Ｆ１１２にラッチする。ま
た、デコード信号１２６によりＤＦ−Ｆ１１１のＱ出力
１２４に“１”にセットする。ＤＦ−Ｆ１１２の出力１
２３はセレクタ７３に入力され、そして、セレクタ７３
からパラレル／シリアル変換回路７４へと出力される。

【００８４】また、Ｑ出力１２４は、ＤＦ−Ｆ１１３へ
入力されてクロックＣＬＫで同期が取られ、ＤＦ−Ｆ１
１３のＱ出力１２７としてＡＮＤ回路１１４に入力され
る。ＡＮＤ回路１１４のもう一方の入力１２２は、コマ
ンド／ストローブ発生回路７６からの出力である。この
入力１２２は、第１実施例で説明したＬＳＹＮＣ、ＬＥ
ＳＥＴ、ＬＥＲＳＴ、ＰＳＹＳＥＴ、ＰＳＹＲＳＴ等の
制御信号すべての論理和をとったものである。入力１２
２が“０”、即ち、前述のＬＥＳＥＴ等の制御信号が発
生していないとき出力１２１は“１”となる。

【００８５】出力１２１が“１”となると、コマンド／
ストローブ発生回路７６はパラレル／シリアル変換回路
７４にコマンド（1000B;制御データを示す）及びＳＴＲ
Ｂを出力する。さらに、出力１２１が“１”となると、
次のＣＬＫの立ち上がりでＤＦ−Ｆ１１５のＱ出力１２
０が“１”となる。Ｑ出力１２０はインバータ１１８に
入力されて、その値が逆転されて出力１２５（“０”）
となり、ＤＦ−Ｆ１１１及び１１３はクリアされる。

【００８６】一方、出力１２０と１２１はＯＲ回路１１
６にて論理和がとられ、その出力１２８がＡＮＤ回路１
１７に入力される。ＡＮＤ回路１１７のもう一方の入力
端子にはリードイネーブル信号（ＲＥ＊）と入力されて
論理積の出力１１９が得られる。出力１１９はＦＩＦＯ
７０に入力される。

【００８７】以上説明した各出力の関係をさらに図１７
に示すタイムチャートを参照して詳細に説明する。

【００８８】ＣＳ回路の出力１２６の立ち上がりで(t=t
₀)、制御データがＤＦ−Ｆ１１２にラッチされると共に
出力１２４が“１”になる。t=t₀に続くＣＬＫの立ち上
がりで(t=t₁)、出力１２７が“１”となり、この時出力
１２２が“０”であると出力１２１も“１”になる。さ
らに、出力１２８も“１”となり、ＲＥ＊のレベルに係
らず出力１１９も“１”となる。次のＣＬＫの立ち上が
りで(t=t₂)で出力１２０が“１”となり、出力１２０の
反転された出力１２５が“０”となるので、出力１２
４、１２７、１２１は“０”となる。次のＣＬＫの立ち
上がりで(t=t₃)出力１２０、１２８が“０”となり、出
力１１９はＲＥ＊と同じ（ここでは０）となる。

【００８９】以上の結果、パラレル／シリアル変換回路
７４に入力される順序は、図１７に示すように、画像デ
ータ（Ｄ_N-1 ）、画像データ（Ｄ_N ）、コマンド"1000
B" 、制御データ、画像データ（Ｄ_N+1 ）となる。即
ち、画像データの間に制御データが挿入されることにな
る。

【００９０】次に、コマンド／ストローブ発生回路７６
からの出力１２２が“１”であり（例えば、ＬＥＳＥＴ
が“１”のとき）、かつ、出力１２７が“１”となる時
について考える。ここでは、図１７に示すように、ＣＳ
回路の出力１２６の立ち上がりで(t=t₄)、出力１２４が
“１”となったとしている。

【００９１】この場合、t=t₄に続くＣＬＫの立ち上がり
で(t=t₅)、出力１２７が“１”となるが、出力１２２が
“１”であるので出力１２１は“０”のままである。次
のＣＬＫの立ち上がりで(t=t₆)、出力１２２が“０”と
なると出力１２１が“１”となる。これと同時に、出力
１２８も“１”となり、ＲＥ＊のレベルに係らず出力１
１９も“１”となる。次のＣＬＫの立ち上がりで(t=
t₇)、出力１２０が“１”となり、出力１２０の反転出
力１２５が“０”となるので、出力１２４、１２７、１
２１は“０”となる。次のＣＬＫの立ち上がりで(t=
t₈)、出力１２０、１２８が“０”となり、出力１１９
はＲＥ＊と同じ（ここでは１）となる。

【００９２】以上の結果、パラレル／シリアル変換回路
７４に入力される順序は図１７に示すように、コマンド
（ＬＥＳＥＴ）、コマンド"1000B" 、制御データとな
る。即ち、ＬＥＳＥＴコマンドの次に制御データが挿入
されることになる。

【００９３】（２）制御情報受信図１８は本実施例に従うタイミング発生回路８２とＣＰ
Ｕバスインタフェース８３の内部構成とデコーダ８１か
らの出力データを示すブロック図である。なお、タイミ
ング発生回路８２は第１実施例で示した構成と比較して
その相違点のみを、また、デコーダ８１の出力データは
第１実施例で示した構成と比較してその相違点のみ（出
力１３９）を示している。出力１３９はコマンド"1000
B" を検出すると“１”になる信号である。

【００９４】出力１３９はタイミング発生回路８２に入
力されると、ＤＦ−Ｆ１３０及びＯＲ回路１３１の１つ
の入力端子に入力される。ここで、出力１３９が“１”
であるとＯＲ回路１３１の出力１４１が“１”になり、
次のＣＬＫ１の立ち上がりでＤＦ−Ｆ１３０の出力１４
０が“１”になる。出力１４０がインバータ１３３で反
転された出力１４２は、８ビットのデータを同時に扱う
ＤＦ−Ｆ１３４のクロック入力端子に入力されると共
に、ＤＦ−Ｆ１３６のセットＳ端子に接続されている。
また、ＤＦ−Ｆ１３４のＤ入力端子にはシリアル／パラ
レル変換回路８０からの出力データであるＤＡＴＡ１４
６が入力されている。このようにして、出力１４２の負
のパルスでＤＦ−Ｆ１３４にＤＡＴＡ１４６がラッチさ
れると共にＤＦ−Ｆ１３６のＱ出力が“１”となる。

【００９５】さて、出力１４０が“１”となるとＯＲ回
路の出力１４１も“１”となり、ＡＮＤ回路１３２の出
力１４３はＷＥ１＊の値に係らず“１”となる。そし
て、出力１４３はＦＩＦＯ８３に接続される。

【００９６】ＤＦ−Ｆ１３４の出力１４４はトライステ
ートのバッファ１３５の入力につながり、その出力はＣ
ＰＵバスのデータラインに接続される。ＤＦ−Ｆ１３６
の出力１４７はトライステートのバッファ１３７の入力
につながり、その出力はＣＰＵバスのデータラインに接
続される。ＣＳ回路１３８はＣＰＵバスのアドレスライ
ンから２つのアドレスを指示する情報を入力して２つの
デコード出力ＣＳ１、ＣＳ２を生成する。

【００９７】ＣＰＵ３６はＣＳ１を生成する元になるア
ドレスからＤＦ−Ｆ１３６のＱ出力を読み込むことで制
御データを受信したかどうか判別できる。もし、Ｑ出力
１４７が“１”ならば制御データを受信したこととみな
し、ＣＳ２を生成する元になるアドレスからＤＦ−Ｆ１
３４のＱ出力を読み込むことで制御データをＣＰＵ３６
内部に取り込むことができる。また、この時ＤＦ−Ｆ１
３６のリセットＲ端子が“０”となるのでＤＦ−Ｆ１３
６の出力１４７は“０”となる。

【００９８】以上説明した各出力の関係をさらに図１９
に示すタイムチャートを参照して詳細に説明する。ここ
では、送信側装置が図１７に示すようなデータストリー
ムで画像データと制御情報を送信するとして考える。即
ち、パラレル／シリアル変換回路８０の出力（ＤＡＴ
Ａ）の順序は、図１９に示すように、ＣＬＫ１に同期し
て、画像データ（Ｄ_N ）、コマンド"1000B" 、制御デー
タ、画像データ（Ｄ_N+1）、…となる。

【００９９】まず、コマンド"1000B" を検出した時刻(t
=t₀)で、出力１３９が“１”となりこれと同時に出力１
４１が“１”となるため出力１４３も“１”となる。次
のＣＬＫ１の立ち上がりで(t=t₁)、出力１４０が“１”
となり引き続き出力１４１及び１４３は“１”を維持す
る。またこの時(t=t₁)、出力１４２は“０”となり、出
力１４７が“１”となるため、ＣＰＵ３６は制御データ
を受信したことを知ることができる。次のＣＬＫ１の立
ち上がりで(t=t₂)、制御データがＤＦ−Ｆ１３４にラッ
チされると共に、出力１４０、１４３が“０”となり出
力１４２は“１”となる。従って、出力１４３はt=t₀〜
t₂の２クロックの間“１”となり、ＦＩＦＯ８３への書
き込みが禁止され、ＦＩＦＯ８３には画像データ（Ｄ_N,
Ｄ_N+1 ）が連続して書き込まれることになる。この後、
ＣＰＵ３６がt=t₃で、ＣＳ２を生成する元になるアドレ
スからＤＦ−Ｆ１３４のＱ出力１４４を読み込むとき、
ＣＳ２が“０”となり、出力１４７は“０”となる。

【０１００】従って本実施例に従えば、画像データより
制御データが優先されるので、制御情報の送受信速度が
速くすることができる。これは特に、制御情報の通信量
が多い場合好適である。

【０１０１】＜第３実施例（図２０〜図２３）＞第２実
施例では制御情報はＣＰＵバスによりＣＰＵ３６とイン
タフェース部３７との間でやりとりしていたが、本実施
例では制御情報をシリアル形式でＣＰＵ３６とインタフ
ェース部３７との間でやりとりする例について説明す
る。

【０１０２】従って、本実施例では図４に示したＣＰＵ
３６とインタフェース部３７との間で制御データをやり
とりするために用いられるデータライン４２がシリアル
ラインであるとする。

【０１０３】図２０は本実施例に従うシリアルデータの
構成を示すタイムチャートである。図２０において、Ｔ
ＸＤは、ＣＰＵ３６（デジタル複写機１００側）から画
像処理装置１０１に送るシリアルデータ、ＲＸＤはＴＸ
Ｄとは逆方向に送られるシリアルデータ、ＲＥＱとＡＣ
Ｋはシリアル通信のプロトコル制御のための制御信号で
あり、ＲＥＱはデジタル複写機１００側から、ＡＣＫは
画像処理装置１０１から出力される。

【０１０４】ＴＸＤ、ＲＸＤ、ＲＥＱ、ＡＣＫはインタ
フェース部３７を介して適宜送受信される。本実施例で
のプロトコルでは、図２０に示すように、通信開始時(t
=t₀)にはデジタル複写機１００側からのリクエスト信号
（ＲＥＱ）を“１”として画像処理装置１０１側に送出
し、画像処理装置１０１側ではこれに対する応答として
(t=t₁)アクノレッジ信号（ＡＣＫ）を“１”としてデジ
タル複写機１００に送出する。デジタル複写機１００
は、ＲＥＱ“１”送信後のＡＣＫ受信“１”に対する応
答として(t=t₂)１バイトの制御情報をＴＸＤとして送出
する。画像処理装置１０１は、それに応答し(t=t₃)１バ
イトの制御情報をＲＸＤとして送出する。そして、通信
終了時(t=t₄)にはデジタル複写機１００はＲＥＱとして
“０”を送出し、画像処理装置１０１はＡＣＫとして
“０”を送出する(t=t₅)。このようにして、１回の通信
が終了する。

【０１０５】ＴＸＤ、ＲＸＤは８ビットのデータに適宜
パリティビットやストップビットが付加されている。ま
た本実施例の通信は、同期用クロックを使用しない非同
期通信、通信速度は９６００ｂｐｓとしている。

【０１０６】次に以上のようなプロトコルに従うインタ
フェース部３７の制御情報送受信動作について説明す
る。

【０１０７】（１）制御情報送信図２１は本実施例に従うタイミング発生回路７１とＣＰ
Ｕシリアルインタフェース１５０の内部構成とコマンド
／ストローブ発生回路７６への入出力データを示すブロ
ック図である。なお、タイミング発生回路７１やコマン
ド／ストローブ発生回路７６への入出力データは第２実
施例で示した構成と同じなので同じ参照番号を付し、こ
こでの説明は省略する。ここでは本実施例の特徴である
ＣＰＵシリアルインタフェース１５０の動作について説
明する。

【０１０８】ＴＸＤはＤＦ−Ｆ１５１に入力される。そ
のＱ出力１６０はＣＬＫで同期されてＤＦ−Ｆ１５２、
ＥＸＯＲ回路１５３及びＤＦ−Ｆ１５９に入力される。
ＤＦ−Ｆ１５２の出力１６１はＥＸＯＲ回路１５３のも
う一方の入力端子に入力される。ＥＸＯＲ回路１５３の
出力１６２はＤＦ−Ｆ１５１とＤＦ−Ｆ１５２のレベル
が異なる時、すなわちＴＸＤが変化すると“１”とな
る。同様に、ＤＦ−Ｆ１５４、ＤＦ−Ｆ１５５、ＥＸＯ
Ｒ回路１５６にてＲＥＱの変化を検出する。ＥＸＯＲ回
路１５３とＥＸＯＲ回路１５６の出力はＮＯＲ回路１５
７で負の論理和がとられ。その出力１６３はＤＦ−Ｆ１
５８のクロック入力及びＤＦ−Ｆ１５９のクロック入力
となる。ＮＯＲ回路１５７の出力１６３の立ち上がりで
ＤＦ−Ｆ１５８の出力は“１”となりＤＦ−Ｆ１１３に
入力される。またこの時、ＤＦ−Ｆ１５９はＤＦ−Ｆ１
５１及び１５４の出力をラッチする。

【０１０９】ＤＦ−Ｆ１５９の出力はセレクタ７３に接
続される。従って、ＴＸＤ或はＲＥＱどちらかの信号が
変化すると、ＤＦ−Ｆ１５８の出力１２４は“１”とな
り、ＤＦ−Ｆ１５９は変化後のＴＸＤとＲＥＱとをラッ
チする。

【０１１０】この後は、図１６で説明したのと同様にＴ
ＸＤ及びＲＥＱが送信される。

【０１１１】以上説明した各出力の関係をさらに図２２
に示すタイムチャートを参照して詳細に説明する。ここ
では、ＴＸＤが変化した場合を例にして説明する。

【０１１２】まず時刻(t=t₀)でＴＸＤが“０”から
“１”に変化すると、t=t₀に続くＣＬＫの立ち上がりで
(t=t₁)、出力１６０及び１６２が“１”となり、出力１
６３が“０”となる。次のＣＬＫの立ち上がりで(t=
t₂)、出力１６１が“１”となるので出力１６２が
“０”となり、出力１６３が“１”となる。またこの時
出力１２４が“１”となり、ＤＦ−Ｆ１５９はＤＦ−Ｆ
１５１及びＤＦ−Ｆ１５４の出力をラッチする。この
後、図１７で説明したのと同様にＤＦ−Ｆ１５８の出力
１２４は“０”にクリアされる。

【０１１３】（２）制御情報受信図２３は本実施例に従うタイミング発生回路８２とＣＰ
Ｕシリアルインタフェース１７０の内部構成とデコーダ
８１からの出力データを示すブロック図である。なお、
タイミング発生回路８２やデコーダ８１からの出力デー
タは第２実施例で示した構成と同じなので同じ参照番号
を付し、ここでの説明は省略する。ここでは本実施例の
特徴であるＣＰＵシリアルインタフェース１５０の動作
について説明する。図２３において、１４６はパラレル
／シリアル変換回路８０から入力されるＤＡＴＡのＬＳ
Ｂ側２ビットである。

【０１１４】第２実施例で図１８を参照してで説明した
出力１４２に従って、ＤＦ−Ｆ１７１は出力１４２の立
ち上がりのタイミングで受信したデータをラッチし、そ
の出力はＲＸＤ、ＡＣＫとなりＣＰＵ３６へ入力され
る。

【０１１５】ＴＸＤ、ＲＸＤのシリアルラインは９６０
０ｂｐｓであり、これと比べるなら１２．５ＭHzのＣＬ
Ｋは処理に充分なスピードと言える。

【０１１６】従って本実施例に従えば、制御データをシ
リアルデータとするならより簡単な装置構成でＣＰＵ３
６とインタフェース部３７との間でその制御データを送
受信することができる。このような構成は、同一装置内
に於てもＣＰＵとインタフェース部は離れて配置される
構成において、配線を簡単にできるので有効である。ま
た、ＴＸＤやＲＸＤの信号変化点を抽出することによ
り、必要な時のみ送信動作が行われるので伝送路の持つ
帯域を有効に使うことができ、制御情報量が多い場合好
適である。

【０１１７】＜第４実施例（図２４）＞第３実施例では
シリアルラインで送受されるＴＸＤとＲＸＤの変化点を
検出して送受信制御を行ったたが、本実施例では一定の
周期でシリアルデータを送受信を行なう場合について説
明する。なお、一定の周期でシリアルデータを送受信す
る場合、受信側制御は第３実施例と同じなので、説明は
省略し、ここでは送信制御についてのみ説明する。

【０１１８】図２４は本実施例に従うＣＰＵシリアルイ
ンタフェース部１５０の詳細な構成を示すブロック図で
ある。以下、図２４を参照して本実施例の特徴となるＣ
ＰＵシリアルインタフェース部１５０の制御情報送信時
の動作について説明する。

【０１１９】ＴＸＤ及びＲＥＱはＤＦ−Ｆ１８０に入力
されクロックＣＬＫで同期をとられた出力がセレクタ７
３を経てパラレル／シリアル変換回路７４に入力され
る。そして、このデータがパラレル／シリアル変換回路
７４からのＤＡＴＡの一部（ＬＳＢ側２ビット）とな
る。クロックＣＬＫを分周して所定の時間間隔で１パル
ス分の出力を出すタイマ回路１８１の出力１８３はＤＦ
−Ｆ１８２のクロック端子に入力され、出力１８３の立
ち上がりでＤＦ−Ｆ１８２のＱ出力１２４は“１”とな
る。出力１２４、１２５は図２１で説明したものと同じ
である。

【０１２０】本実施例におけるＴＸＤの伝送速度は、９
６００ｂｐｓであるから、その１６倍程度の１６０ＫHz
でサンプリングしてやれば充分である。従って、タイマ
回路１８１からの出力１８３であるクロックパルス時間
間隔は6.25μsec でよい。このため、タイマ回路１８１
はクロックＣＬＫ(12.5MH_Z) を７８分周する。一方、画
像データは１２Ｍbyte/secで発生しており送受信速度は
12.5byte/secである。従って、画像データの送受信速度
(12Mbyte/sec) とシリアルデータとなる制御情報の送受
信速度(2×0.16MH_Z)を考慮しても、12.5−(12 ＋ 2×0.
16)=0.18(Mbyte/sec) 分余裕がある。

【０１２１】従って本実施例によれば、一定の周期でシ
リアルデータを送受信しても、より簡単な装置構成でＣ
ＰＵ３６とインタフェース部３７との間でその制御デー
タを送受信することができる。このような構成は、同一
装置内に於てもＣＰＵとインタフェース部は離れて配置
される構成において、配線を簡単にできるので有効であ
る。また、所定周期で常にデータをサンプリングして送
信するので、ノイズに対して強いものとなる。

【０１２２】さらに第３及び第４の実施例の特徴を組み
合わせ、ＴＸＤとＲＸＤの変化点を抽出して、かつ、遅
いレートでデータをサンプリングして送信しても良い。

【０１２３】なお前述のすべての実施例において、伝送
路１０３の伝送媒体として光ファイバを使用したが本発
明はこれに限定されるものではない。例えば、伝送媒体
として導線を使用しても良い。この場合、図７に示した
Ｅ／Ｏ変換モジュール７５、Ｏ／Ｅ変換モジュール７
９、光ファイバ１０３の部分を図２５に示すような構成
の伝送媒体１９５を用いる。また、図２５には示されて
いないが実際の回路においては終端用の抵抗や波形用の
フィルタを適宜追加する。また、機器間で絶縁の必要が
無い場合は、図２５の構成からパルストランス１９１、
１９２を省略してもよい。

【０１２４】図２５に示す構成の場合、データ送信時に
はパラレル／シリアル変換回路７４からの差動信号によ
りパルストランス１９１を駆動し、その２次側出力をコ
ネクタ１９４を介して伝送媒体であるツイストペアケー
ブル又は同軸ケーブルに接続する。また、データ受信時
にはツイストペアケーブル又は同軸ケーブルからの入力
信号によりコネクタ１９４を介してパルストランス１９
３が駆動され、その出力が等価器１９２に入力される。
等価器１９２では伝送媒体１９５の周波数特性が補正さ
れて、その出力がシリアル／パラレル変換回路８０に入
力される。

【０１２５】このような構成にすると、シリアルＥ／Ｏ
変換器やＯ／Ｅ変換器等の比較的高価な構成要素の代わ
りに安価なトランスミッター、レシーバを使用できるの
で生産コストをさらに削減することができる。

【０１２６】また前述のすべての実施例では送受信する
画像データは１画素あたり８ビットとして説明したが、
本発明はこれに限定されるものではなく、例えば、１画
素１ビットの画像データにも適用することができる。

【０１２７】図２６は１画素１ビットの画像データを扱
う場合の画像処理部２５の詳細な構成を示すブロック図
である。図２６において、図４に示す構成要素と同じも
のには同じ参照番号を付してある。

【０１２８】このような構成の場合、画像補正部３１の
出力は２値化回路４３に入力されて８ビットの画像デー
タを１ビットの画像データに変換される。２値化回路４
３における変換は入力画像データ値（Ａ）と所定の閾値
（Ｂ）とを比較して、Ａ＞Ｂならば“１”、Ａ≦Ｂは
“０”とするか、また、適宜ディザ法等の疑似中間調表
現方法を用いてもよい。２値化回路４３の出力（１ビッ
ト）４０はインタフェース部３７に出力され、伝送路１
０３を介して送出される。伝送路１０３を介して送られ
てきた画像データ（１画素１ビット）４１はセレクタ３
２へ入力される。セレクタ３２では画像データ４０或は
画像データ４１のどちらか一方を適宜選択しその出力を
露光制御部１０に入力し半導体レーザ２１が画像データ
に応じて発光する。この発光レートは１２ＭHzである。

【０１２９】図２７は１画素１ビットの画像データを扱
うインタフェース部３７の詳細な構成を示すブロック図
である。なお、図２７には図７に示したインタフェース
部３７の構成の相違点のみが示されている。

【０１３０】さて、図２７において、データ送信時に
は、１ビットの画像データ（ＶＤＡＴＡ）はシフトレジ
スタ（８ビット）２０１に入力され、ＶＣＬＫに従って
シフトされる。その出力（８ビット）はＶＣＬＫを分周
器２０２で１／８分周したクロック２０４に従ってＦＩ
ＦＯ７０に入力される。一方、データ受信時には、ＦＩ
ＦＯ８３の出力はシフトレジスタ２０３に入力され、ク
ロック２０４に従ってＦＩＦＯ８３からデータが読み出
されシフトレジスタ（８ビット）２０３にロードされ
る。この８ビットの画像データはシフトレジスタ２０３
でＶＣＬＫに従ってシフトされ１ビットのＩＭＤＡＴＡ
が生成される。

【０１３１】パラレル／シリアル変換回路７４及びシリ
アル／パラレル変換回路８０の動作クロックはＣＬＫの
周波数×８＞１２ＭHzを満たせば良い、即ち、1.5MHz以
上であれば良いが、制御データの伝送量を加味して２Ｍ
Hzと設定する。

【０１３２】この場合、パラレル／シリアル変換回路７
４のシリアル出力の伝送レートは、２(MHz) ×８×1.25
（4B／5B変換のための係数）＝20Mbpsとなる。

【０１３３】このようにして２値画像のデータと制御情
報も送受信することができる。

【０１３４】さらに、以上の実施例では、画像データを
そのまま圧縮せずに送受信していたが、画像データが８
ビット、或は、１ビットに係らず圧縮／伸張して送受信
してもよい。この場合、圧縮後の画像データの伝送レー
トに対して送受信のレートを高く設定することは言うま
でもない。

【０１３５】さらにまた、以上の実施例では、画像デー
タと制御データとを異なる装置間で送受信する場合につ
いて説明したが、同一装置内の異なる構成要素間での画
像データと制御データの送受信に適用することもでき
る。

【０１３６】さらにまた、以上の実施例では、伝送媒体
として光ファイバやツイストペアケーブル、同軸ケーブ
ルを用いるとして説明したが、その他の伝送手段、例え
ば、電波や空間の光伝送を用いることもできる。

【０１３７】尚、本発明は、複数の機器から構成される
システムに適用しても良いし、１つの機器から成る装置
に適用しても良い。また、本発明はシステム或は装置に
プログラムを供給することによって達成される場合にも
適用できることは言うまでもない。

【０１３８】

【発明の効果】以上説明したように本発明によれば、所
定量の単位に分割された第１画像データの間にその画像
データに係る第１制御データを挿入して第１シリアルデ
ータとして第１画像データと第１制御データとを一対の
伝送媒体の内の送信用の媒体を介して送信する一方、一
対の伝送媒体の内の受信用の媒体を介して外部装置から
の所定量の単位に分割された第２画像データとその画像
データに係る第２制御データとを第２シリアルデータと
して受信するので、送受信各々１つの伝送媒体を介して
画像データの送受信が行えるという効果がある。

【０１３９】これによって、少ない伝送路によってデー
タ送受信はできることになり、装置のコスト削減に資す
ることになる。また、伝送媒体は少なくてすむために、
対価格比性能を考慮すればコストコストが高いが伝送性
能の良い伝送媒体を用いることも可能になる。

【図面の簡単な説明】

【図１】本発明の代表的なデジタル複写機が用いられる
システムの構成を示すブロック図である。

【図２】デジタル複写機１００の構成を示す側断面図で
ある。

【図３】露光制御部１０の詳細な構成を示すブロック図
である。

【図４】画像処理部２５の詳細な構成を示すブロック図
である。

【図５】インタフェース部３７が扱う入出力データ及び
制御信号の一部を示したタイムチャートである。

【図６】画像処理装置１０１の構成を示すブロック図で
ある。

【図７】インタフェース部３７の詳細な構成を示すブロ
ック図である。

【図８】第１実施例に従うタイミング発生回路７１の詳
細な構成を示す論理回路図である。

【図９】制御情報及び画像データ出力時の各種制御信号
を示すタイムチャートである。

【図１０】第１実施例に従うＣＰＵバスインタフェース
７２、８３の詳細な構成を示す論理回路図である。

【図１１】４Ｂ／５Ｂ符号化方式に従うエンコードパタ
ーンを示す図である。デアル

【図１２】第１実施例に従うタイミング発生回路８２の
詳細な構成を示す論理回路図である。

【図１３】ＶＬＥを基準として制御情報を送信する場合
のタイミング発生回路７１の別の構成を示す論理回路図
である。

【図１４】ＶＬＥを基準として制御情報を送受信する場
合のＣＰＵバスインタフェース７２、８３の詳細な構成
を示す論理回路図である。

【図１５】ＶＬＥを基準として制御情報を送受信する場
合の制御情報及び画像データ出力時の各種制御信号を示
すタイムチャートである。

【図１６】第２実施例に従うタイミング発生回路７１と
ＣＰＵバスインタフェース７２の詳細な構成を示す論理
回路図である。

【図１７】第２実施例に従うインタフェース部３６の動
作を説明するタイミングチャートである。

【図１８】第２実施例に従うタイミング発生回路８２と
ＣＰＵバスインタフェース８３の内部構成とデコーダ８
１からの出力データを示すブロック図である。

【図１９】第２実施例に従うタイミング発生回路８２と
ＣＰＵバスインタフェース８３の動作を説明するタイム
チャートである。

【図２０】第３実施例に従うＣＰＵ３６とインタフェー
ス部３７との制御情報のシリアル通信を説明するタイム
チャートである。

【図２１】第３実施例に従うタイミング発生回路７１と
ＣＰＵシリアルインタフェース１５０の詳細な構成を示
す論理回路図である。

【図２２】第３実施例に従うＣＰＵシリアルインタフェ
ース１５０の動作を説明するタイミングチャートであ
る。

【図２３】第３実施例に従うタイミング発生回路８２と
ＣＰＵシリアルインタフェース１７０の内部構成とデコ
ーダ８１からの出力データを示すブロック図である。

【図２４】第４実施例に従うＣＰＵシリアルインタフェ
ース部１５０の詳細な構成を示すブロック図である。

【図２５】伝送路１０３の伝送媒体として導線を用いる
場合の構成を示す図である。

【図２６】１画素１ビットの画像データを扱う場合の画
像処理部２５の詳細な構成を示すブロック図である。

【図２７】１画素１ビットの画像データを扱うインタフ
ェース部３７の詳細な構成を示すブロック図である。

【符号の説明】

３６ＣＰＵ３７インタフェース部７０、８４ＦＩＦＯ７１、８２タイミング発生回路７２、８３ＣＰＵバスインタフェース７３セレクタ７４パラレル／シリアル変換回路７５Ｅ／Ｏモジュール７６コマンド／ストローブ発生回路７９Ｏ／Ｅ変換モジュール８０シリアル／パラレル変換回路８１デコーダ１０３伝送路１５０ＣＰＵシリアルインタフェース

Claims

【特許請求の範囲】

【請求項１】外部装置と送受信各々に用いられる一対
の伝送媒体を介して画像データの送受信を行うことが可
能な画像処理装置であって、第１画像データを生成する画像生成手段と、前記第１画像データに係る第１制御データを生成する制
御情報生成手段と、所定量の単位に分割された前記第１画像データの間に前
記第１制御データを挿入して第１シリアルデータとして
前記第１画像データと前記第１制御データとを前記一対
の伝送媒体の送信用の媒体を介して送信する送信手段
と、前記一対の伝送媒体の受信用の媒体を介して、前記外部
装置からの前記所定量の単位に分割された第２画像デー
タと該画像データに係る第２制御データとを第２シリア
ルデータとして受信する受信手段と、前記受信手段によって受信された前記第２シリアルデー
タを前記第２画像データと前記第２制御データとに分離
する分離手段と、前記第１画像データ、或は、前記第２画像データに基づ
いて画像形成を行って画像出力する画像形成出力手段
と、前記第１制御データと前記第２制御データとに基づいて
前記外部装置との通信を行う通信手段とを有することを
特徴とする画像処理装置。
【請求項２】前記第１画像データの送信より前記第１
制御データの送信を優先するようデータ送信順序を調整
する調整手段をさらに有することを特徴とする請求項１
に記載の画像処理装置。
【請求項３】前記送信手段による送信速度は、前記画
像生成手段による前記第１画像データの生成速度より速
いことをさらに特徴とする請求項１に記載の画像処理装
置。
【請求項４】前記送信手段は、前記第１制御データを
所定の時間間隔で送信することを特徴とする請求項１に
記載の画像処理装置。
【請求項５】前記送信手段は、前記第１画像データの
送信のために同期信号を用い、該同期信号に従って、前
記第１制御データも送信することを特徴とする請求項１
に記載の画像処理装置。
【請求項６】前記第１及び第２画像データを分割する
前記所定量の単位とは１ラインであり、前記送信手段と
前記受信手段とは各々、１ライン分の画像データを格納
するバッファメモリを有することを特徴とする請求項１
に記載の画像処理装置。
【請求項７】前記送信手段による前記第１制御データ
の送信タイミングは、前記第１制御データが生成された
時であることを特徴とする請求項１に記載の画像処理装
置。